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AR# 18093

6.1i CORE Generator - CORE Generator モジュールを含むデザインで合成中に「ERROR:HDLParsers:3312....Undefined symbol 'xxx'.」というエラー メッセージが表示される

説明


CORE Generator モジュールを含む回路図または HDL デザインで合成中に次のようなエラー メッセージが表示されます。

"ERROR:HDLParsers:3312 - D:/cases/..../sig.vhd Line 207. Undefined symbol 'C_ADDSUB_V6_0'. Undefined symbol 'LUT4'."

XST でビヘイビア VHDL ファイルが合成され始めるため、エラーが発生します。プロジェクトから XCO ファイルを削除すると、合成は問題なく完了します。

ソリューション


ラッパー ファイル (<core_name>.vhd) に構文エラーのある特定セットのザイリンクス コアによりこの問題が発生する可能性があります。

<core_name>.vhd ファイルには、合成専用のコンポーネント インスタンシエーションが含まれていて、translate on/off 文で囲まれている必要があります。しかし、この文は間違った場所に記述されていて、ライブラリ定義のみを囲んでいます。

この問題を回避するには、ソース全体を囲むように translate on/off 文を記述します (アーキテクチャの BEGIN の直後から「end xilinx」の直前まで)。これで、これらのシミュレーション インスタンシエーションが XST で合成されなくなり、XST が完了するようになります。

この問題は CORE Generator v6.1i IP アップデート 1 (G_IP1) で修正されています。
AR# 18093
日付 02/17/2011
ステータス アーカイブ
種類 エラー メッセージ
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