AR# 18115

8.1/7.1i/i シミュレーション - DCM 出力がすべて 0 で DCM がロックされない (UniSim および SimPrim VHDL モデル) (DCM リセット要件)

説明

キーワード : 61, SP1, Service Pack 1, broken, RST, シミュレーション, 出力, ロック, サービス パック, リセット

6.1i で DCM シミュレーションを実行すると、出力がすべて 0 になり DCM がロックされません。 ISE 5.1i/5.2i ではこのシミュレーションが正しく機能していました。

ソリューション

この問題は、DCM モデルの新しい要件が原因で発生します。 この要件は DCM のテスト結果に基づいて追加されました。 新しい要件は、次のとおりです。

- RST 入力信号は非同期で、最低 3 クロック サイクル間 High に維持する必要があります。
- DCM のリセット中、有効なクロックが DCM の CLKIN ピンに供給される必要があります。
古い DCM モデルではこの要件が確認されていませんでした。

Virtex-II/-II Pro および Spartan-3 のユーザー ガイドにもこれらの要件が記述されています。
http://www.xilinx.co.jp/xlnx/xweb/xil_publications_index.jsp?category=User+Guides

ISE 8.1i サービス パック 2 からは、これらの要件が満たされていないと、LOCK 信号が X になる予定です。
AR# 18115
日付 05/11/2011
ステータス アーカイブ
種類 一般