AR# 18188

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7.1i XST - 「ERROR:Xst:1539 - <VHDL file name> line xx: Formal port in component <comp> must be an identifier」というエラー メッセージが表示される

説明

キーワード : synthesis, ISE, ECS, conversion, type, 合成, 変換, タイプ

重要度 : 標準

概要 :
XST で次のようなエラー メッセージが表示されます。

''ERROR:Xst:1539 - myfile.vhd line 39: Formal port in component <mycomp> must be an identifier.''

ソリューション

1

このエラーは、次の例で示すようにポートのタイプ変換を使用してコンポーネントがインスタンシエートされると発生します。

例 :

signed(c) => c;

この問題を解決するには、次の手順に従います。

1. 信号を次のように挿入します。
signal c_std : std_logic_vector(7 downto 0);
2. 次の行を変更します。
signed(c) => c;
変更後 :
c => c_std;
3. ポート マップの次に、この行を追加します。
c <= signed(c_std);

2

この問題は、下位レベルに出力ベクタのみ (入力なし) を含む ECS 回路図から生成された VHDL コードを合成する場合に発生する場合があります。 一般に、このタイプのコンポーネントは、定数値を作成するために使用します。

例 :
次のコードは、定数 0000 を作成するため内部でグランド シンボルに接続されたコンポーネントを含む ECS 回路図から生成されたものです。

instgnd : gnd4
port map (G(3 downto 0)=>constants(3 downto 0));

この問題を解決するには、複数のピンを使用してシンボル コンポーネントを作成してください。 回路図で定数値を設定する方法については、(Xilinx Answer 16526) を参照してください。
AR# 18188
日付 02/15/2012
ステータス アーカイブ
種類 一般
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