AR# 18278

Virtex-II/-II Pro - リコンフィギュレーション中の I/O 出力グリッチ

説明

Virtex-II デバイスのリコンフィギュレーション中 PROG が Low になった直後に任意の出力にグリッチが発生する場合があります。これはリコンフィギュレーション中 (初回コンフィギュレーションではなく) および出力が前に FAST スルー レートでコンフィギュレーションされている場合にのみ発生します。このビヘイビアは LVTTL および LVCMOS33 の I/O 規格で見られますが、ほかの I/O 規格でも起きると予想されます。このグリッチの大きさは前にプログラムされている出力の駆動能力によって変わるようですが、2V 程度であることが確認されています。

PROG が Low になった直後に DONE および INIT が Low に遷移するのと同時にこのグリッチが起きるようです。シリアルおよび SelectMAP のコンフィギュレーション モードでのみこのグリッチは確認されています。JTAG を介してリコンフィギュレーションしている場合は明らかではありません。しかし、JTAG を介してリコンフィギュレーションすると、どのコンフィギュレーションでも、出力が High に遷移しそのままの状態にとどまる可能性があります。詳細は (ザイリンクス アンサー 18277) を参照してください。

ソリューション

デバイスからの出力がコンフィギュレーション中は無視できるようにシステムをデザインすることを推奨します。コンフィギュレーション中に出力のグリッチを無視することができないシステムの場合は、デザインの出力がトライステートになるように FPGA デザインを変更することを推奨します。リコンフィギュレーションが開始する直前または開始時に I/O をトライステートにするため、システムはトライステート制御信号を駆動する必要があります。コンフィギュレーション中の出力のトライステートに関する情報およびその重要性については、(ザイリンクス アンサー 18277) を参照してください。

メモ : この問題は、Spartan-3 およびそれ以降の Spartan デバイス、または Virtex-4 およびそれ以降のデバイスを対象にしていません。

デザイン例

コンフィギュレーション中に遷移する出力に OBUFE を挿入します。OBUFE のトライステート制御信号を外部 I/O ピンに接続します。PROG ピンを Low にする前に、システムでこのピンを Low に駆動するようにします。

AR# 18278
日付 12/15/2012
ステータス アクティブ
種類 一般