AR# 18316

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LogiCORE SPI-4.2 (POS-PHY L4) v6.0.1- CORE Generator で生成された VP30 の RDClk_P ピン配置が SPW のものと異なる

説明

資料

バンク 2 および 3 に I/O のある 2VP30 の SPI-4.2 コアを使用している場合、MAP 実行中に次のようなエラー メッセージが表示されることがあります。

"ERROR:Pack:679 - Unable to obey design constraints (LOC=D18) which require the

combination of the following symbols into a single DIFFM component:

DIFFAMP symbol

"pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk_ibufg0/IBUFGDS" (Output

Signal = pl4_snk_top0/pl4_snk_clk0/rdclk_int)

PAD symbol "RDClk_P" (Pad Signal = RDClk_P)

SlaveBuffer symbol "RDClk_P.DIFFIN" (Output Signal = RDClk_P.DIFFIN)

PAD symbol "RDClk_East_P" (Pad Signal = RDClk_East_P)

More than one pad symbol. Please correct the design constraintsaccordingly."

CORE Generator で生成された VP30 (右側) の UCF ファイルにある RDClk_P のロケーション制約が、SPW (ザイリンクスのセールス パートナ ウェブ サイト) にあるピン配置と異なっているため、このエラーが発生します。SPW はザイリンクスの FAE がアクセスできるサイトです。

CORE Generator で生成される UCF : RDClk_P LOC = "D18"

SPW にあるピン配置 : RDClk_P LOC = "H18" または "J17"

ソリューション

UCF または SPW で指定されているピン配置はどちらでも問題ありません。しかし、次のような問題に直面する可能性があります。

SPW にあるピン配置でボードを構築し、CORE Generator で生成された UCF を使用する場合、ボードとデザインで異なる配置が設定されているので問題が発生します。この場合は、SPW のピン配置に合わせて UCF を変更してください。RDClk_P=H18 および RDClk_N= J18 か、または RDClk_P=J17 および RDClk_N= H17 にします。メモ : 対応する BUFGMUX のロケーション制約を UCF で次のように変更する必要があります。

1 つの FPGA に 2 つの SPI-4.2 コアをインプリメントしている場合、配置競合エラーが発生します。バンク 2 および 3 に I/O を配置しているコアは「右側」で、バンク 6 および 7 に I/O を配置しているコアは「左側」です。これら 2 つのコアの RDClk_P は同じロケーション D18 にロックされているので、配置エラーが発生します。この場合は、SPW のピン配置に合わせて右側コアの UCF ファイルを変更してください。メモ : 対応する BUFGMUX のロケーション制約を UCF で次のように変更する必要があります。

BUFGMUX の正しい配置

RDClk_P = D18 および RDClk_N = H17 の場合 :

# RDClk_P/N 入力ペアに関連付けられたグローバル クロック バッファを選択します。

INST "pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk0_bufg0" LOC = BUFGMUX6S;

INST "pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk180_bufg0" LOC = BUFGMUX7P;

RDClk_P = H18 および RDClk_N = J18 の場合 :

# RDClk_P/N 入力ペアに関連付けられたグローバル クロック バッファを選択します。

INST "pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk0_bufg0" LOC = BUFGMUX4S;

INST "pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk180_bufg0" LOC = BUFGMUX5P;

RDClk_P = J17 および RDClk_N = H17 の場合 :

# RDClk_P/N 入力ペアに関連付けられたグローバル クロック バッファを選択します。

INST "pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk0_bufg0" LOC = BUFGMUX2S;

INST "pl4_snk_top0/pl4_snk_clk0/DynamicAlignV2.rdclk180_bufg0" LOC = BUFGMUX3P;

両方のコアを 1 つの FPGA にインプリメントしている場合は、両方のコアの SysClk の配置と、すべての BUFGMUX および DCM を変更する必要があります。

AR# 18316
日付 12/15/2012
ステータス アクティブ
種類 一般
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