AR# 18362

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7.1i XST - 「ERROR:HDLCompilers:44 - <file>.v line xx Illegal left hand side of blocking assignment」というエラー メッセージが表示される

説明

キーワード : 247, Verilog, synthesize, 合成

重要度 : 標準

概要 :
Verilog デザインを合成すると、次のようなエラー メッセージが表示されます。

"ERROR:HDLCompilers:247 - <file>.v line xx Reference to scalar wire '<signal>' is not a legal reg or variable lvalue"
"ERROR:HDLCompilers:44 - <file>.v line xx Illegal left hand side of blocking assignment"

ソリューション

これらのエラーは、wire タイプと宣言された信号に、次のような always ブロック文を使用した値が割り当てられている場合に発生します。

<code>
...
wire data;
always@(<condition>)
data = din;
...
</code>

条件代入が必要な場合には、reg データ タイプを使用してください。
AR# 18362
日付 01/06/2009
ステータス アーカイブ
種類 一般
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