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AR# 18364

XST - 「ERROR:HDLCompilers:53 - <file>.v line xx Illegal left hand side of continuous assign」というエラー メッセージが表示される

説明

キーワード : 246, Verilog, synthesize, 合成

次のようなエラー メッセージが表示されます。

"ERROR:HDLCompilers:246 - <file>.v line xx Reference to scalar reg '<signal>' is not a legal net lvalue"
"ERROR:HDLCompilers:53 - <file>.v line xx Illegal left hand side of continuous assign"

ソリューション

このエラー メッセージは、次のように reg として宣言された信号に続行した assign 文を使用して値が割り当てられると表示されます。
<code>
...
reg data;
assign data = din;
...
</code>

続行した割り当てが必要な場合は、信号を wire として宣言してください。
AR# 18364
日付 12/15/2012
ステータス アクティブ
種類 一般
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