UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 18444

6.1i UniSim - ビヘイビア シミュレーションで DLL のロック ピンが High にならない

説明

キーワード : UniSim, DLL, lock, high, Verilog, ロック, ビヘイビア シミュレーション

重要度 : 標準

概要 :
DLL の Verilog ビヘイビア シミュレーションで、ロック ピンが High にならないのにもかかわらず、CLK0 の出力は正しくなっています。 この状況は、入力クロックのデューティ サイクルが 1/5 の場合に発生します。

ソリューション

この問題はシミュレーション ライブラリが原因であり、6.2i リリースで修正されています。
AR# 18444
日付 11/18/2008
ステータス アーカイブ
種類 一般
このページをブックマークに追加