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AR# 18559

6.1 EDK - 最上位ポートを順序付けることができる (バージョンを 3.2 から 6.1 に移行)

説明

キーワード : MHS, PlatGen, VHDL, EDK, reorder, レコーダ

重要度 : 重要

概要 :
EDK 3.2 では、MHS 最上位ポートのエンディアンネス/表記が MPD に一致するよう PlatGen により修正が加えられますが、 この PlatGen の動作は EDK 6.1 で変更されています。

ソリューション

EDK 3.2 では、MHS 最上位ポート割り当てのエンディアンネス/表記が MPD に一致するよう PlatGen により修正が加えられます。


最上位ポートが [0:3] の場合

PORT phy_txd = phy_txd, DIR = IN, VEC = [0:3]

PlatGen 3.2 は、最上位 HDL ポートをエンティティで次のように書き出します。

phy_txd : in std_logic_vector(3 downto 0)

これは、MPD ポートの VEC 定義と一致させるためです。 ただし、これにより最上位ポートのインターフェイスが変更されてしまいます。

この PlatGen の動作は EDK 6.1 で変更されているため、 デザインが EDK 3.2 に依存している場合、バージョン 6.1 ではエラーが発生します。

デザインがこの問題の影響をうけているかどうかを確認するには、グローバル バス ポートの MHS VEC 表記を MPD ファイルの VEC 表記と比較して、 それぞれの VEC 表記が一致することを確認してください。

たとえば、OPB_SysAce モジュール、SysACE_MPA バスは次の順序で MPD で定義されます。

SysACE_MPA = "", DIR= OUT, VEC=[6:0]

バージョン 6.1 以降では、MHS グローバル ポートの VEC 順序がこれに一致します。

例 :
PORT SysACE_MPA = SysACE_MPA, DIR= OUT, VEC=[6:0]

この問題を回避するには、MHS の VEC 表記が MPD に一致するように変更してください。

この問題は、今後のリリースで修正される予定です。
AR# 18559
日付 04/09/2007
ステータス アーカイブ
種類 一般
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