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AR# 18674

XST - 「ERROR:Xst:1370 Signal name not found in design, ERROR:Xst:1341 - XCF parsing failed」というエラー メッセージが表示される

説明

キーワード : ISE6.1, SP3, XST, XCF, clock, ERROR, 1341, parsing, failed, 1370, Signal, found, design, Verilog, VHDL, クロック, エラー, 解析, エラー, 信号, 検出, デザイン

クロック信号を定義し、XCF ファイルでその信号に対して PERIOD 制約を付けました。

プロジェクトを合成すると、XCF ファイルで定義した信号がデザインにないことを示すエラー メッセージが表示されます。 これは、合成オプションで KEEP HIERARCHY を設定したかどうかに関わらず発生します。

エラー メッセージ :

"Mapping all equations...
Building and optimizing final netlist ...
Annotating constraints using XCF file 'Project_directory_path\try_cst.xcf'
ERROR:Xst:1370 - Line 11: Signal name clock_signal_name not found in design.
ERROR:Parsers:11 - Encountered unrecognized constraint while parsing.
ERROR:Xst:1341 - XCF parsing failed"

この問題はどうすれば回避できますか。

ソリューション

この問題は、クロック信号が FPGA の出力 PAD に接続されていると発生します。 XST は自動的にクロック ネット名を PAD に関連する名前に置き換えます。

クロック信号の名前が XST で変更されないようにするには、クロック信号に KEEP 属性を付けるようにコードを修正します。

コードに次を追加します。

VHDL の場合 :

begin キーワードの前に、ファイル構造で KEEP 属性を宣言します。

attribute keep : string;

KEEP とクロック信号の宣言後、次のように VHDL 制約を指定します。

attribute keep of clock_signal_name: signal is "true";

Verilog の場合 :

// synthesis attribute keep of clock_signal_name is true;

KEEP 属性の詳細については、ソフトウェア マニュアルを参照してください。
http://toolbox.xilinx.com/docsan/xilinx6j/books/manuals.htm




AR# 18674
日付 12/15/2012
ステータス アクティブ
種類 一般
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