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AR# 18769

6.2/6.1 EDK/SimGen - Verilog シミュレーションの system_init.v ファイルが SimGen で間違って作成される

説明

キーワード : XPS

重要度 : 標準

概要 :
SimGen で作成された system_init.v ファイルの defparam ステートメントが間違っているために、Verilog シミュレーションがうまくいかず、次のようなエラー メッセージが表示されます。

"# Loading work.system_conf
# ** Error: (vsim-3043) system_init.v(9): Unresolved reference to 'system' in system.bram.bram.ramb4_s8_s8_0.INIT_00.
# Region: /system_conf"

たとえば、system_init.v ファイルは次のように記述されています。

module system_conf;

defparam system.bram.bram.ramb4_s8_s8_0.INIT_00 = 256'h20D920B82080B920B9202080B9F4F4C4D820F4F4C4D820202021B8B0B8B080B8;

この場合、system はテストベンチのシミュレーション階層の最上位レベルであると認識されますが、 最上位レベルに system インスタンスが存在しないため、system_init.v は使用されません。 また、テストベンチを使用する場合、現バージョンの EDK では system 以外の名前のテストベンチが指定できないようになっています。

これは、ストラクチャ シミュレーションの場合でも、XST がデフォルトでネットリストを平坦化してしまうために問題となります。 Verilog ファイルが作成されると、階層がなくなり、system_init.v ファイルにリストされたものと一致しなくなります。

ソリューション

この問題を回避するには、システムを system として記述するテストベンチを使用してください。ストラクチャ シミュレーションの場合は、階層を維持してください。
AR# 18769
日付 03/08/2006
ステータス アーカイブ
種類 一般
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