UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 18897

6.1i ECS - VHDL、Verilog、回路図が混合したプロジェクトで NGDBUILD 604 エラーが発生する

説明

キーワード : Mixed, Verilog, vhdl, schematic, flow, instantiated, sch2vhdl, symbol, ngdbuild, logical block, case, sensitive, 回路図, フロー, インスタンシエート, シンボル, ロジック ブロック, 大文字, 小文字

重要度 : 標準

概要 :
Verilog モジュールが混合言語デザインで回路図としてインスタンシエートされる場合に、[Generated Simulation Language] が VHDL に設定されていると、NGDBuild で次のようなエラー メッセージが表示されます。

"ERROR:NgdBuild:604 - logical block '<instance_name>' with type '<module_name>' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file, or the misspelling of a type name. Symbol 'control_logic' is not supported in target '<target_family>'."

ソリューション

この問題は、Verilog モジュールに大文字が含まれていると発生します。 Verilog モジュールのシンボルは問題なく作成され、回路図ファイルに追加されていますが、 中間ファイル (.vhf) が書き出される際に sch2vhdl に大文字は保持されません。 Verilog には大文字/小文字の区別があるため、合成ツールではすべて小文字のモジュール名が検索されます。 モジュール名がすべて小文字ではないと、合成ツールではこのコンポーネントに対してブラック ボックスが作成されます。 NGDBuild でエラーが発生するのは、このブラック ボックスに一致するネットリストがないためです。

この問題を回避するには、次の 3 つの方法があります。

1. Verilog モジュール名をすべて小文字に変更します。 合成をし直すと、モジュール名が正しくなります。
2. [Generated Simulation Language] を Verilog に変更します。 sch2vhdl の代わりに、sch2verilog を実行すると、モジュール名の大文字/小文字が正しく維持されます。
3. 中間ファイル <schematic_name>.vhf を編集し、モジュール宣言の大文字/小文字を変更します。 回路図を編集した場合は、合成前に <schematic_name>.vhf ファイルが作成し直されますのでご注意ください。
AR# 18897
日付 01/08/2006
ステータス アーカイブ
種類 一般
このページをブックマークに追加