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AR# 19225

7.1i CORE Generator - IP コアを含む Verilog デザインをシミュレーションすると、「Warning: (vsim-3722) <core_wrapper>.v(4193): [TFMPC] -Missing connection for port 'Q'.」という警告メッセージが表示される

説明

キーワード : IP, Core, Verilog, SoB, Structures of Behavior, simulation, ModelSim, コア, シミュレーション

Core Generator で生成した IP コアをシミュレーションすると、ModelSim で次のような警告メッセージが複数表示されることがあります。

"# ** Warning: (vsim-3722) top/cordic_mod.v(4193): [TFMPC] - Missing connection for port 'Q'."

ソリューション

SoB (Structures of Behaviors) Verilog ビヘイビア モデルで使用されるコンポーネントでは、インスタンシエーションでポートすべてを指定しません。 これにより、シミュレーション中に TFMPC 警告が表示されます。

削除する場合は、この警告を無視しても問題ありません。

8.1i の ISE リリースでは、SoB Verilog ビヘイビア モデルのポート インスタンシエーションに未接続のポートすべてを追加する予定ですので、複数の警告メッセージは表示されなくなります。 未接続のポートは ( ) の後に記述されます。

AR# 19225
日付 12/12/2006
ステータス アーカイブ
種類 一般
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