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AR# 19448

7.1i XST - Verilog コードで記述されたメタ コメントをスキップする場合、どのように `ifdef 構文を使用したらよいのか

説明

キーワード : XST, ifdef, synthesis, directive, preprocess, 合成, 命令

XST は、`ifdef `endif 構文に組み込まれている命令文の場合でも、すべて処理してしまいます。

`ifdef my_define

// synthesis attribute iostandard of my_port is LVCMOS33;

`endif

`ifdef `endif 構文にメタ コメントを組み込む方法を教えてください。

ソリューション

現在のところ、`ifdef `endif 構文の中にメタ コメントを組み込むことはできません。 この問題を回避するには、次のように Verilog 2001 属性を使用します。

`ifdef my_define

(* iostandard = "LVCMOS33" *)
input my_port;

`endif

Verilog 2001 の属性の詳細については、次のサイトの 『XST ユーザー ガイド』 を参照してください。
http://www.xilinx.co.jp/support/sw_manuals/xilinx6/index.htm
AR# 19448
日付 01/07/2009
ステータス アーカイブ
種類 一般
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