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AR# 19500

6.2 System Generator for DSP - HDL をブラックスボックスとして System Generator for DSP にインポートする場合、クロック (CLK)/クロック イネーブル (CE) ポートが 1 つ検出できない

説明

キーワード : SysGen, MATLAB, Simulink, System Generator

HDL をブラックスボックスとして System Generator for DSP にインポートするとき、クロック (CLK)/クロック イネーブル (CE) ポートが 1 つ検出できません。

ソリューション

2 つのクロックまたは 2 つのクロック イネーブルを同じレートに設定すると、HDL CoSim 用に生成された block_interface_wrapper ファイルはクロック/クロック イネーブルのペアを 1 つ削除してしまいます。

クロックおよびクロック イネーブル ポートを同じレートで動作する場合、この問題を回避するには、HDL で 2 つのクロックおよび 2 つのクロック イネーブルをそれぞれ結合し、1 対のクロック/クロック イネーブルにします。

この問題は、System Generator for DSP 6.3 で修正されています。
AR# 19500
日付 12/15/2012
ステータス アクティブ
種類 一般
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