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AR# 19501

6.3i IP アップデート #2 CORE Generator - IP-System Logic の新機能と既知の問題

説明

キーワード : COREGen, IP Update 2, g_ip2, system logic, sl, asynchronous, FIFO, block, memory, ISE, ip3_g, CORE Generator, IP アップデート, システム ロジック, 非同期, ブロック, メモリ

重要度 : 標準

概要 :
このアンサーでは、6.3i IP アップデート 2 に含まれる新機能と既知の問題を示します。

NOTE:
IP アップデート 2 (IP2_G) は、ISE 6.3i ソフトウェアの CD に含まれています。 これらのコアにアクセスするには、ISE 6.3i をインストールしておく必要があります。IP アップデートは、個別にインストールする必要はありません。

ソリューション

1

6.2i IP アップデート 2 の新機能

CAM v5.0
- 新しいロジックを使用してパフォーマンスを向上
- Virtex-4 のサポートを追加
- 3 進数モードを改善
- 256 以上のワード数に対して 2 進コード化した出力をサポート

FIFO Generator v1.1
- Virtex-4 のサポートを追加
- XST 合成の例外エラーを修正 (Xilinx Answer 19531)
- 1_From_Empty および 2_From_Empty に対するプログラム可能な empty 型の計算が不正というバグを修正 (Xilinx Answer 19348)

Decoder 8b/10b V6.0
- Virtex-4 のサポートを追加

Encoder 8b/10b V5.0
- Virtex-4 のサポートを追加

Async FIFO v6.0
- Virtex-4 のサポートを追加

Sync FIFO v5.0
- Virtex-4 のサポートを追加

DP Block Memory V6.1
- 変更なしモードで出力レジスタの動作が不正というバグを修正
- Virtex-4 のサポートを追加

SP Block Memory v6.1
- 変更なしモードで出力レジスタの動作が不正というバグを修正
- Virtex-4 のサポートを追加

2

6.2i IP アップデート 2 の既知の問題

FIFO Generator v1.1
- GUI をカスタマイズするときに、コンポーネント名や入力データ幅、カウント データ幅などのフィールドを編集できない (Xilinx Answer 19367)
- FIFO Generator の GUI で、データシートに記載されているようなグラフィック シンボルが表示されない (Xilinx Answer 19368)
- FIFO Generator コアの Verilog ゲート レベルまたはタイミング シミュレーションで次のエラーが発生する
「Error: /Xilinx/verilog/src/simprims/X_FF.v(43): $recovery( negedge SET:693111881 ps, posedge CLK &&& (set_clk_enable == 1):693112014 ps, 768 ps ); FAIL_TIME: 693112014ps」 (Xilinx Answer 19352)
- 非対称のポートを使用すると DOUT の初期値を 0 以外の値に指定できない (Xilinx Answer 19522)

Encoder 8b/10b v5.0
- VCS 7.1R5 を使用するとシミュレーションが KERR と一致しない (Xilinx Answer 19521)
AR# 19501
日付 07/28/2010
ステータス アーカイブ
種類 一般
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