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AR# 19519

6.2i CORE Generator - 「WARNING: Cannot generate the <Core_type> core, <Core_Name>, because the license file <name_ver.lic> could not be found」という警告メッセージが表示される

説明

キーワード : Structure of Behavior, SoB, License, generate, found, SimGenerator, Elaboration, Interleaver, De-interleaver, sid, lic, turboenc, 3GPP2 Turbo Encoder, Reed-Solomon_Encoder, ライセンス, 生成, エラボックスレーション, インターリーブ, エンコーダ

重要度 : 標準

概要 :
ライセンス コアで、ライセンスのロケーションが指定されていない場合またはコアのライセンスが見つからない場合、そのコアはシミュレーションでのみ使用できます。

ライセンス コアを選択する場合、そのコアがシミュレーションでのみ使用可能であることを示す警告メッセージが表示されます。 しかしこのようなコアの一部では、シミュレーション データを生成する場合にもエラーが発生し、[Elaboration Error] ウィンドウが開き、次のようなメッセージが表示されます。
"Not all Output products were generated successfully. View Output Messages?"

Below are two examples of what the Message view says:
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Preparing to elaborate core...
WARNING: Implementation Netlist output will not be generated for core <sid> since no valid
Generating the .VEO/.V simulation support files...
WARNING: Cannot generate the Interleaver/De-interleaver core, sid, because the license file <sid_v4_0.lic> could not be found.
WARNING: SimGenerator: Failure of Sim to implement customization parameters core sid
WARNING: Did not generate Verilog instantiation template (.VEO) and simulation wrapper (.V) files for core <sid>.
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Preparing to elaborate core...
WARNING: Implementation Netlist output will not be generated for core <turboenc_vhd> since no valid license was found.
enerating the .VHO/.VHD simulation support files...
Elaborating the module...
WARNING: Cannot generate the 3GPP2 Turbo Encoder core, turboenc_vhd, because the license file <tcc_encoder_v1_0.lic> could not be found.
WARNING: SimGenerator: Failure of Sim to implement customization parameters core turboenc_vhd
WARNING: Did not generate VHDL instantiation template (.VHO) and simulation wrapper (.VHD) files for core <turboenc_vhd>.
ERROR: Errors encountered while generating turboenc_vhd (3GPP2 Turbo Encoder 1.0). No output files have been generated.
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この問題が発生するコアを次に示します。

3GPP2_Turbo_Encoder 1.0
Reed-Solomon_Encoder 5.0
Interleaver/De-interleaver 3.1
Interleaver/De-interleaver 3.0
Interleaver/De-interleaver 4.0

ソリューション

上記のコアでは、SoB (Structure of Behavior) を使用して生成した VHDL または Verilog モデルがあります。
SoB では、ビヘイビア モデルを生成するためにコアがインプリメントされている必要があります。 コアのネットリストを生成するライセンスがないため、シミュレーションで必要なインスタンシエーション ラッパを生成できません。

この問題を回避するには、ライセンス コアをテスト、シミュレーションするための評価ライセンスを入手してください。
AR# 19519
日付 03/20/2006
ステータス アーカイブ
種類 一般
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