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AR# 19647

LogiCORE DDC v1.0 - プログラム可能なi デシメーション インプリメンテーションで、誤ったビットが切り捨てられ、出力が間違っているかゼロになる

説明

キーワード :Virtex-II Pro, Digital Down Converter Core, available, Spartan-3, CORE Generator, simulation, シミュレーション, コア

DDC (Digital Down Converter) コアは、プログラム可能な CIC インプリメンテーションをシミュレーションする場合、小さいデシメーション番号に対して出力を生成しません。

ソリューション

1

この問題は、プログラム可能なデシメーションのインプリメンテーションで発生する既知の問題です。プログラム可能なデシメーションが含まれるよう CIC を設定すると、出力ビット幅のサイズが大型のデシメーション用のワーストケースに対応できるほど大きくなってしまいます。大き過ぎる出力ビット幅は切り捨てる必要があります。また、コアのインプリメンテーションによって出力の最上位ビットが選択され、ビット幅はユーザーが GUI を使用して指定します。

ただし、デシメーション レートが低い場合、CIC の出力ビット幅が小さくなり過ぎてしまいます。このため、最上位ビットの切り捨てによりデータ パスからの有効なデータがすべて削除されてしまい、シミュレーション出力には何もみられなくなります。

この問題を解決するには、ユーザーが指定したプログラム可能なデシメーション レートを基にして CIC の出力ビットを自在に選択できる回路をインプリメントします。

2

DDC (DDC) は、CORE Generator から入手可能な IP コアを使用して最初から作成できます。必要なコアは、DDS、CIC、乗算器、DA FIR および/または MAC FIR です。繰り上げ、繰り下げ、量子化には追加の回路が必要になります。

3

この機能を作成およびテストする最良の開発環境は、System Generator for DSP です。System Generator で、DDC をビルドするために利用できるサンプル デザインがいくつか提供されています。デモやサンプル デザインの入手方法などの詳細は、System Generator のドキュメンテーションを参照してください。System Generator の詳細は次を参照してください。
http://japan.xilinx.com/products/design_resources/design_tool/index.htm
AR# 19647
日付 12/15/2012
ステータス アクティブ
種類 一般
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