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AR# 19689

PLB/OPB DDR - バッファのない DDR SDRAM DIMM を使用したボードが正常に動作しない

説明

キーワード : DDR, OPB, PLB, DIMM, RAM, SDRAM, unbuffered, registered, バッファ, レジスタ

重要度 : 標準

概要 :
バッファのない DDR SDRAM DIMM を使用したボードが正常に動作しません。

ソリューション

DDR SDRAM DIMM が動作を認識できるようにするには、入力クロックの立ち上がりエッジ (DDR_Clk の立ち上がりエッジと DDR_Clkn の立ち下がりエッジが交差する点) で DDR アドレス信号と制御信号をサンプリングする必要があります。

DDR SDRAM のベンダは、DDR アドレス信号と制御信号でセットアップ (Tsu) およびホールド (Th) を指定しています。 通常、これらの値は、0.7ns から 1.2ns の範囲内にあります (入力信号のたち当たり/立ち下がり時間によって決まる)。

PLB または OPB DDR コントローラを使用する Virtex-II Pro デザインでは、システム クロックの立ち上がりエッジで DDR アドレス信号と制御信号を送られます。 DDR 出力クロックは、システム クロックから 90 度位相シフトして生成されます。 このデザインでは、DDR SDRAM のセットアップ タイムは、0.25 X システム クロック周波数で算出されます。 たとえば、周波数が 100MHz であれば、セットアップ タイムは 2.5ns となります。

Timing Diagram

2.5ns というセットアップ タイムは、実際のハードウェア インプリメンテーションで変化します。 FPGA の clock-to-output や PCB トレース長遅延などのボード要素、抵抗やキャパシタンスなどのボード コンポーネントを考慮に入れる必要があります。 DDR クロック/アドレス/制御信号では、FPGA の clock-to-output および PCB トレース長遅延が発生するため、DDR SDRAM DIMM で実際のボードのセットアップ タイムを計算するときに、この要素を取り除くことができます。

FPGA からのすべての DDR クロック/アドレス/制御信号は、SSTL2_1 で終端されます。 ここで、直列抵抗 (通常値 = 50 オーム) および Vt への並列終端 (通常値 = 50 オーム) が含まれ、信号の影響を抑えます。

レジスタ付きの DDR SDRAM DIMM では、DIMM のすべての DDR アドレス信号と制御信号でレジスタ段階が含まれます。 信号にレジスタが付けられると、DIMM の DDR SDRAM デバイスに配線されます。 レジスタ付きの DIMM を使用すると、アドレス信号および制御信号によって検知されるデバイスの負荷が最低限に抑えられます。

バッファなしの DDR SDRAM DIMM では、DIMM 内で DRR アドレス信号と制御信号にレジスタが付けられません。 これらの信号は、DIMM ピンから DIMM のすべての DDR SDRAM デバイスに直接敗戦されます。 バッファなしの DIMM を使用すると、レジスタ付きの DIMM に比べて、アドレス信号および制御信号によって検知されるデバイスの負荷が大幅に増えます。 この負荷は、DRR アドレス信号と制御信号の DIMM 入力キャパシタンスとして表されます。

Scope Shot

DIMM 入力キャパシタンス値は、DDR SDRAM に関連したタイミング要件に一致させることが肝要です。 大きい入力キャパシタンス値を使用すると、小さい値に比べて、信号の立ち上がり/立ち下がり時間が遅くなることが観察されます。

DDR アドレス信号と制御信号のスルー レートは、簡単に算出できます。 ある DIMM ベンダが入力キャパシタンスを 24pF に指定している場合、RC 定数時間は、(24pF) X (50 オーム) = 1.2ns となります。 別の DIMM ベンダが入力キャパシタンスを 126pF に指定している場合は、RC 定数時間は、(126pF) X (50 オーム) = 6.3ns となります。

バッファなしの DIMM DDR SDRAM デバイスの負荷は、DDR クロック信号に影響を与えません。 バッファなしの DIMM のベンダのほとんどは、信号の負荷を軽減するため複数のクロック ペアを必要とします。 このクロック ペアは、DIMM で DDR SDRAM デバイス分だけ駆動します。

次のスコープ図は、DDR アドレス信号と制御信号に入力キャパシタンスが 126pF のバッファなしの DIMM を使用した場合の遅い遷移時間を示しています。


スコープ図で、DDR_WEn と DDR_ADDR[2] の遷移時間をよく見てください。 縦の点線は、DDR_Clk の立ち上がりエッジを表します。 このとき、DDR_WEn 制御信号が論理レベル 0 に遷移しています。 DDR_Clk の立ち上がりエッジで、DDR_WEn はまだ Vil 値に遷移中で、DIMM のセットアップ タイムが保証されません。

HyperLynx での追加解析を使用すると、ボード レベルのシミュレーションを実行できます。 このシミュレーションのモデルは、50MHz で出力を切り替える Virtex-II Pro SSTL2_I I/O ドライバです。 Virtex-II Pro I/O ドライバは、50 オームのプルアップ抵抗を使用して 1.25V に接続された 50 オーム、4 インチの伝送線と、グランドに接続されたキャパシタに接続されます。 次の波形ウィンドウは、グランドに接続された 24pF (a) および 126pF (b) キャパシタンスを使用した信号プロパティを示します。 126pF のトレースで最大 5ns (Vil から Vih) という遅い遷移が見られる一方で、24pF のトレースでは 1ns 以下という速い遷移が見られます。

Simulation with 24pF load


バッファなしの DDR SDRAM DIMM を使用した場合、すべての DDR 信号でタイミング解析が実行されていることを確認してください。 DDR アドレス信号と制御信号のセットアップ タイムおよびホールド タイムが一致しない場合、メモリ デバイスにより実行コマンドが認識されません。 レジスタ付きの DDR SDRAM DIMM をできる限り使用することが理想的です。

DDR タイミング計算については、(Xilinx Answer 19385) を参照してください。
AR# 19689
日付 12/15/2012
ステータス アクティブ
種類 一般
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