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AR# 19726

6.3i NetGen タイミング シミュレーション - SRL16E コンポーネントを含む Virtex-4 デザインをシミュレーションするとホールド タイム違反が発生する

説明

キーワード : timing, simulation, SimPrim, ERROR, ModelSim, NC-VHF, NC-Verilog, hold, error, Virtex-4, VCS, タイミング, シミュレーション, ホールド, 違反

重要度 : 標準

概要 :
SRL16E コンポーネントを含む Virtex-4 デザインでバックアノテート シミュレーションを実行すると、ホールド タイム違反が発生します。

ソリューション

この問題は、最新版の 6.3i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、6.3i サービス パック 1 以降に含まれます。
AR# 19726
日付 11/10/2008
ステータス アーカイブ
種類 一般
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