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AR# 19729

6.3i NetGen タイミング シミュレーション - HDL コードで ASYNC に設定されるよう変更しても ODDR および IDDR で SRTYPE 値が SYNC に設定される

説明

キーワード : timing, simulation, SimPrim, ERROR, ModelSim, NC-VHDL, NC-Verilog, Virtex-4, VCS, SRTYPE, SYNC, ASYNC, ODDR, IDDR, タイミング, シミュレーション

重要度 : 標準

概要 :
HDL コードで ASYNC に設定されるように変更しても、ODDR および IDDR コンポーネントで SRTYPE 値が SYNC に設定されます。

ソリューション

この問題は、最新版の 6.3i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、6.3i サービス パック 1 以降に含まれます。
AR# 19729
日付 11/10/2008
ステータス アーカイブ
種類 一般
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