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AR# 19884

4.2i NGD2VHDL タイミング シミュレーション - バスのビット順序がバック アノテートされたネットリストで逆になる

説明

キーワード : 4.2i, bus, reverse, timing, simulation, back, annotated, netlist, 逆, タイミング, シミュレーション, バック アノテーション, ネットリスト

重要度 : 標準

概要 :
インプリメンテーション デザインでバスを「X to Y」と記述し、NGD2VHDL を実行した場合、タイミング シミュレーション モデルでバス宣言が「Y downto X」に変更されます。

この結果、シミュレーションが正しく実行されません。

ソリューション

この問題は、ISE 4.2i またはそれ以前のバージョンで発生します。 この問題を回避するには、デザイン内でバス順序を「X to Y」から「Y downto X」に変更してください。 この方法により、バック アノテートが実行されるときに、正しく一致するようになります。

この問題は、ISE 5.1i で修正されています。
AR# 19884
日付 08/11/2005
ステータス アーカイブ
種類 一般
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