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AR# 1995

Synplify - xc_padtype 属性を使用したさまざまな I/O 標準設定方法 (Virtex)

説明

キーワード : Synplify, xc_padtype, Virtex, Verilog, VHDL

重要度 : 標準

概要 :
Virtex での xc_padtype 属性を使用したさまざまな I/O 標準はどのように設定すればいいですか。

この属性は、Virtex でのみ使用される属性で、I/O バッファ標準を指定します。 たとえば、AGP を IBUF に付け加えると、IBUF プリミティブではなく、IBUF_AGP が使用されます。

I/O 標準の値

AGP, CTT, F_2, F_4, F_6, F_8, F_12, F_16, F_24, GTL, GTLP, HSTL_I,
HSTL_III, HSTL_IV, LVCMOS2, PCI33_3, PCI33_5, PCI66_3, S_2, S_4,
S_6, S_8, S_12, S_16, S_24, SSTL2_I, SSTL2_II, SSTL3_I, SSTL3_II

ザイリンクス の I/O 標準の使用については、アプリケーション ノート (Xilinx XAPP133) 『Using the Virtex SelectI/O Resource』を参照してください。 ジェネリック/パラメータを使用して I/O 標準をパスする方法については、(Xilinx Answer 17291) を参照してください。

ソリューション

SDC

define_attribute <port> xc_padtype "<i/o_standard>"

Verilog

module test_padtype (a, b, clk, rst, en, bidir, q);

input [3:0] a /* synthesis xc_padtype = "IBUF_AGP" */;

input [3:0] b;

input clk, rst, en;

inout [3:0] bidir /* synthesis xc_padtype = "IOBUF_CTT" */;

output [3:0] q /* synthesis xc_padtype = "OBUF_F_12" */;

VHDL

library ieee, synplify;

use ieee.std_logic_1164.all;

use synplify.attributes.all;

entity test_padtype is

port( a : in std_logic_vector(3 downto 0);

b : in std_logic_vector(3 downto 0);

clk, rst, en : in std_logic;

bidir : inout std_logic_vector(3 downto 0);

q : out std_logic_vector(3 downto 0));

attribute xc_padtype of a : signal is "IBUF_SSTL3_I";

attribute xc_padtype of bidir : signal is "IOBUF_HSTL_III";

attribute xc_padtype of q : signal is "OBUF_S_8";

end entity;

AR# 1995
日付 12/15/2012
ステータス アクティブ
種類 一般
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