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AR# 19981

LogiCORE SPI-4.2 (POS-PHY L4) v7.0 - SPI-4.2 コアのリリース ノートおよび既知の問題

説明

これは 6.3i IP アップデート 3 でリリースされた SPI-4.2 v7.0 のリリース ノートです。リリース ノートには次の情報が含まれています。

- 新機能

- 修正点

- 既知の問題

インストール手順およびソフトウェア ツール要件は、(ザイリンクス アンサー 19939) を参照してください。

メモ : SPI-4.2 (v7.1) は現在廃盤になっています。こちらから入手できる最新版を使用してください。

http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp

ソリューション

v7.0 での新機能

- Virtex-4 インプリメンテーション (Virtex-II または Virtex-II Pro シリーズをターゲットにするには SPI-4.2 v6.1 を使用)

- Virtex-4 のエンベデッド リソースを使用したダイナミック位相アライメント

- 新しいパラメータ設定可能な VHDL デモ用テストベンチ

- ピン ペアにつき 1Gbps を超えるデータ レート

- FPGA リソース使用率を抑制

- 柔軟性のあるピン配置

- リージョナル クロックのサポート (グローバル クロック リソースを使用せずに済む)

v7.0 での修正点

- CR 186301 : FULL フラグのようなオーバーフロー フラグが見られる

- データシートのアップデートおよび修正

既知の問題

制約およびインプリメンテーション

- SPI-4.2 コアのバージョン 7.0 では Virtex-4 ファミリのみがサポートされます。Virtex-II および Virtex-II Pro デザインには、SPI-4.2 IP ラウンジから入手可能な SPI-4.2 コアの v6.1. シリーズの最新バージョンを使用してください。

- v6.1 から v7.0 への移行 (ザイリンクス アンサー 20036)

- 複数のコア : 複数の SPI-4.2 コアを 1 つのデバイスで使用している場合、SPI-4.2 ユーザー ガイドの「Special Design Consideration」の章の複数コアのインストールについてのセクションを参照してください。

- スレーブ ソース コアを生成する場合、リージョナル クロッキング オプションを有効にしないでください。(ザイリンクス アンサー 20001)

- Source コアが間違ったクロッキング オプションで生成されます (グローバル/リージョナル)。(ザイリンクス アンサー 20318)

- SPI-4.2 コアの信号は、デフォルトでは LVDS に内部デバイス終端なしで設定されます。内部終端が必要な場合は、UCF ファイルで設定する必要があります。(ザイリンクス アンサー 20017)

- LVDS ステータス I/O を使用する場合、TStat[1:0] 信号では IBUFGDS を使用します。 (ザイリンクス アンサー 19105)

- Synplify で Verilog ラッパ ファイルを合成できません。NGDBuild エラーが発生します。(ザイリンクス アンサー 20012)

- SPI-4.2 コアでインプリメンテーションを実行すると、NGDBuild で警告および情報メッセージが表示されます。 (ザイリンクス アンサー 20000)

- RDClk180_GP、SysClk180_GP、および SysClk180_GBSLV は不要になります。(ザイリンクス アンサー 20023)

- ザイリンクスの SPI-4.2 コアは 622Mbps をサポートしますか。(ザイリンクス アンサー 20024)

- リージョナル クロッキングを使用していると、PAR で「Place:120 - There were not enough sites to place all selected components」というエラー メッセージが表示されます。(ザイリンクス アンサー 20026)

- インプリメンテーションの PAR を実行すると、「PAR:276」 という警告メッセージが表示されます。(ザイリンクス アンサー 20037)

- タイミング解析レポートで「0 items analyzed.」と報告されます。(ザイリンクス アンサー 20040)

- CORE Generator で SPI-4.2 (PL4) コアを生成すると、次のようなエラー メッセージが表示されます。

"ERROR:Failure to create .sym symbol file. Cannot post process ASY symbol file. File C:\test\5_2i\pl4_core.asy does not exist."

"ERROR: Did not generate ISE symbol file for core <pl4_core>." (ザイリンクス アンサー 15493)

「ERROR:BitGen:169 - This design contains one or more evaluation cores for which bitstream generation is not supported」というエラーメッセージが表示されます。(ザイリンクス アンサー 19999)

シミュレーションに関する一般的な問題

- 「gen_sim_model」 スクリプトを実行すると、「WARNING:NgdBuild:440 - FF primitive 'U0/clkdomain0/srts/output_ff' has unconnected net.」 という警告メッセージが表示されます。(ザイリンクス アンサー 20018)

- タイミング シミュレーションで、リセット後の TDat と TCtl の値が不定値 「x」 になります。(ザイリンクス アンサー 20015)

- ザイリンクスのソース コアが不正なトレーニング パターンを送信するため、Sink Core がフレームに同期しません (SnkOof =''1'')。(ザイリンクス アンサー 20016)

- NC-Verilog (Cadence) または VCS (Synopsy) を使用して PL4 コアをシミュレーションすると、動作が一定しません。(ザイリンクス アンサー 15578)

- Verilog でタイミング シミュレーションを実行すると、コアがフレームに同期しなかったり、信号が x になったり、パルスがフィルタされるなどの動作が見られる場合があります。(ザイリンクス アンサー 9872)

- VHDL デモンストレーション テストベンチをシミュレーションすると、「value out of range」 というエラーが発生します。(ザイリンクス アンサー 20028)

- SPI-4.2 コアをシミュレーションすると、シミュレーションの開始時に複数の警告メッセージが表示されます。(ザイリンクス アンサー 20030)

- シミュレーション中に 「Warning: /X_FF HOLD High VIOLATION ON I WITH RESPECT TO CLK.」という警告メッセージが表示されます。(ザイリンクス アンサー 20031)

ハードウェア

- 固定スタティック アライメントを使用する場合、ターゲット システムのシステム マージンが最大となり、電圧、温度、プロセス (複数のチップ) が変動しても正しく動作するようにするため、最適な IOBDELAY (ISERDES) 値または DCM の位相シフト値を判断する必要があります。(ザイリンクス アンサー 20022)

- ダイナミック アライメントを使用する SPI-4.2 (PL4) Sink コアで PhaseAlignComplete がアクティブにならないか、同期しなくなるか、DIP4 エラーがレポートされます。(ザイリンクス アンサー 15442)

その他のアンサー

- SPI-4.2 (PL4) の UCF ファイルを変更し、DCM で TSClk の位相を 180 度ずらす方法(ザイリンクス アンサー 15500)

AR# 19981
日付 12/15/2012
ステータス アクティブ
種類 一般
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