UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 19989

6.3i NetGen、タイミング シミュレーション - 200MHz 以上のクロックを送信すると Virtex-4 RAMB16 モデルでクロック入力に対して X が表示される

説明

キーワード : X_RAMB16, simulate, ports, CLKA, CLKB, valid, タイミング, シミュレーション, ポート

重要度 : 標準

概要 :
Virtex-4 RAMB16 モデルでタイミング シミュレーションを実行すると、有効なクロックを使用しているのに CLKA および CLKB 入力ポートに X が表示されます。 この問題の原因は何ですか。

ソリューション

この問題は、NetGen の SDF アノテーションの問題が原因で発生します。CLKA と CLKB の PORT 遅延が大きすぎるため、クロック パルスがフィルタされます。

この問題は、現在調査中です。

(Xilinx Answer 9872) の手順に従うと問題を回避できます。
AR# 19989
日付 11/16/2008
ステータス アーカイブ
種類 一般
このページをブックマークに追加