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AR# 19994

7.1i Virtex-4 - PAR で DCI の差動とシングルエンド HSTL または SSTL 規格が同じバンクに配置されない

説明

キーワード : DIFF_SSTL18_II_DCI, DIFF_SSTL2_II_DCI, DIFF_HSTL_II_DCI, DIFF_HSTL_II_18_DCI, CSE, complementary

PAR では、CSE (Complementary Single-Ended) 差動 DCI I/O は、同じ I/O 規格の非差動 DCI と共に 1 つのバンクに配置されません。

たとえば、DIFF_HSTL_II_DCI と HSTL_II_DCI が同一バンクにある場合、PAR で DRC エラーが発生します。

この問題は、次に適用されます。

DIFF_SSTL2_II_DCI vs SSTL2_II_DCI
DIFF_SSTL18_II_DCI vs SSTL18_II_DCI
DIFF_HSTL_II_DCI vs HSTL_II_DCI
DIFF_HSTL_II_DCI_18 vs. HSTL_II_DCI_18

ソリューション

この DRC エラーは間違っています。この問題は、2005 年 8 月にリリースされる ISE 8.1i で修正される予定です。

この問題を回避するには、次の手順に従ってください。

1. 差動 HSTL/SSTL DCI 規格に必要なすべての入力および出力に対して、適切な制約を適用してください。
例 :
NET "<netname>" LOC="<pin_location>" | IOSTANDARD = DIFF_HSTL_II_DCI_18; # ucf constraint

2. DCI でない IOSTANDARD を使用する、HSTL/SSTL DCI 規格が必要なシングルエンドの入力および出力すべてを制約します。この設定は一時的なものなので、PAR が完了したら、変更する必要があります。

例 :

NET "<netname>" LOC="<pin_location>" | IOSTANDARD = HSTL_II_18;

3. ISE でデザインをインプリメントします (合成、NGDBuild、MAP、PAR)。

4. PAR が完了したら、FPGA Editor を使用してシングルエンド I/O を変更します。シングルエンド DCI が必要な場合は、HSTL_II_18 ではなく、HSTL_II_DCI_18 を使用してください。

5. 変更を加えた NCD/PCF ファイルを保存します。

6. NCD/PCF ファイルで bitgen -d <normal options> を実行します。-d オプションは、BitGen が DRC チェックを無視するように指示します。
AR# 19994
日付 12/15/2012
ステータス アクティブ
種類 一般
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