UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 19997

6.3i UniSim、シミュレーション - Verilog で FIFO への書き込みがある場合、FIFO16 UniSim モデルがALMOST_EMPTY フラグをアサートしない

説明

キーワード : ModelSim, NC-VHDL, Virtex-4

重要度 : 標準

概要 :
FIFO16 モデルが書き込まれている場合に、ALMOST_EMPTY_OFFSET しきい値が満たされると、ALMOST_EMPTY フラグがディアサートになるはずですが、 Verilog の UniSim シミュレーションではなりません。 これはどうしてですか。

ソリューション

この問題は、最新版の 6.3i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://support.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、6.3i サービス パック 3 以降に含まれます。
AR# 19997
日付 10/16/2008
ステータス アーカイブ
種類 一般
このページをブックマークに追加