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AR# 20007

6.3i UniSim, SimPrim, Timing - シミュレーション時に RAMB16 の DOA/B 出力が不正になる (Verilog の場合)

説明

キーワード : simulate, Virtex-4, zero, DOB, behavioral, outputs, unexpected, シミュレーション, ビヘイビア, 出力, ゼロ, 予期しない

重要度 : 標準

概要 :
Virtex-4 RAMB16 でビヘイビア シミュレーションおよびタイミング シミュレーションをすると、RAMB16 の出力がすべて 0 または予期しない値が出力されます。

ソリューション

SSRAおよびSSRB入力を駆動していない場合、この現象が起こります。 これらのポートをデザインの中で使用しない場合は、0 に接続する必要があります。 この入力を駆動しない場合、ポートの出力データは 0 になります。

また、正確なアドレス ビットが使用されているか確認してください。 RAMB16 の ADDRA および ADDRB ピンは、15 ビット幅ありますが、カスケード接続できないブロック RAM における有効なアドレス幅は、13 ビットから 14 ビットのみです。 ADDRA/B[14] は、カスケード モードの場合のみ使用します。
AR# 20007
日付 10/16/2008
ステータス アーカイブ
種類 一般
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