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AR# 20008

6.3 System Generator - リリース ノートおよび既知の問題

説明

キーワード : SysGen, MATLAB, Simulink, errata, KI, エラッタ, 既知の問題

重要度 : 標準

概要 :
System Generator v6.3 に関する既知の問題を示します。

ソリューション

6.3 System Generator - リリース ノートおよび既知の問題

ソフトウェア サポートの問題

1. System Generator のインストールにはどんなソフトウェアが必要ですか。 詳細については、(Xilinx Answer 17966) を参照してください。

2. XST バス エラボレーションにより、インターフェイスが変更される可能性があります。 詳細については、(Xilinx Answer 18650) を参照してください。

3. Leonardo Spectrum を使用すると QAM16 デモがコンパイルされなません。 詳細については、(Xilinx Answer 19503) を参照してください。


ザイリンクス ブロック セットの問題

1. CIC Filter コアで、データ入力に完全にダイナミックなビット範囲を使用すると、オーバーフローが発生します。 この問題を回避するには、入力にダイナミックな範囲を使用しないようにします。 詳細については、(Xilinx Answer 12480) を参照してください。

2. Leonardo 合成ツールを使用すると、PicoBlaze でコンパイルできません。 詳細については、(Xilinx Answer 16923) を参照してください。

3. 長いモジュール名を使用すると、PicoBlaze コンパイル スクリプトでエラーが発生します。 詳細については、(Xilinx Answer 16924) を参照してください。

4. VOUT が Low のとき、FFTx のシミュレーションで不一致があります。 詳細については、(Xilinx Answer 18645) を参照してください。

6. HDL をブラック ボックスとしてインポートすると、クロック/クロック イネーブルのペアが見つかりません。 詳細については、(Xilinx Answer 19500) を参照してください。

7. VHDL をブラック ボックスとしてインポートすると、クロック/クロック イネーブルのペアが見つかりません。 詳細は、(Xilinx Answer 20198) を参照してください。

8. バックアノテートされたシミュレーションを実行すると、再読み込み可能な DA FIR でシミュレーションが一致しません。 詳細については、(Xilinx Answer 19505) を参照してください。

9. Dual Port BlockRAM を使用すると、Verilog シミュレーションが一致しません。 詳細は、(Xilinx Answer 20200) を参照してください。

10. FIFO ブロックのエンベデッド オプションを使用すると、リセットをアサートする必要があります。 詳細は、(Xilinx Answer 20201) を参照してください。

11. FIFO ブロックのエンベデッド オプションを使用すると、VHDL シミュレーションが一致しません。 詳細は、(Xilinx Answer 20203) を参照してください。

12. FIFO ブロックを使用すると、Verilog シミュレーションが一致しません。 詳細は、(Xilinx Answer 20205) を参照してください。

13. FIFO ブロックのエンベデッド オプションを使用すると、Verilog 合成でエラーが発生します。 詳細は、(Xilinx Answer 20206) を参照してください。

14. ザイリンクス通信リファレンス ブロックが日本語の OS で開きません。 詳細は、(Xilinx Answer 20207) を参照してください。

15. AWGN リファレンス ブロックで多数のブロック RAM が使われます。 詳細は、(Xilinx Answer 20208) を参照してください。

16. ブロックが選択された状態でないと、Resource Estimator でエラーが発生します。 詳細は、(Xilinx Answer 20211) を参照してください。

17. 乗算ブロック シミュレーションおよびハードウェア レイテンシが一致しません。 詳細は、(Xilinx Answer 20213) を参照してください。


一般的な問題

1. 生成中に 「Undefined function or variable」というエラー メッセージが表示されます。 詳細については、(Xilinx Answer 15190) を参照してください。

2. 旧バージョンの System Generator をインストールした後、マニュアルを参照できません。 詳細については、(Xilinx Answer 18642) を参照してください。

3. Simulation Stop Function はモデルに定義されていると生成されません。 詳細については、(Xilinx Answer 18623) を参照してください。

4. 最新版の System Generator をインストールすると、ハードウェア協調シミュレーションのファイルが消えてしまいます。 詳細については、(Xilinx Answer 18646) を参照してください。

5. System Generator デザインでシステム レベルのリセット信号が使用できません。 詳細については、(Xilinx Answer 19498) を参照してください。

6. ザイリンクス デバイスがチェーンに含まれていないと、JTAG ハードウェア協調シミュレーションでエラーが発生します。 詳細については、(Xilinx Answer 19599) を参照してください。

7. VHDL ネットリストを生成しようとすると、Verilog ブロック サポート エラーが発生します。 詳細は、(Xilinx Answer 20120) を参照してください。

8. HDL 協調シミュレーションの結果が一致しません。 詳細は、(Xilinx Answer 20209) を参照してください。

9. DSP48 サンプルで生成されないものがあります。 詳細は、(Xilinx Answer 20212) を参照してください。

10. Project Navigator でインクリメンタル ネットリストを開くとエラーが発生します。 詳細は、(Xilinx Answer 20420) を参照してください。
AR# 20008
日付 12/15/2012
ステータス アクティブ
種類 一般
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