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AR# 20075

Virtex-E/Spartan-IIE - VREF が必要な場合に DLLIOB バッファが適正に動作しない

説明

キーワード : DLLIO, Bank, バンク

DLLIOB (GCLK パッドに隣接する IOB) を使用してクロックを DLL に配線すると、入力クロックが CLKIN 周波数とジッタ仕様を満たしているにもかかわらず、DLL がロックされません。 この問題をデバッグするため、クロックを DLLIOB を介して出力ピンに配線しました。 出力ピンをプローブすると、クロックは入力ピンでトグルしているのに、内部でトグルしていないことがわかりました。 この問題の原因は何ですか。

ソリューション

バンク内で VREF を必要とする IOB が DLLIOB のみであれば、問題が発生する可能性があります。 この問題は、BitGen のバグが原因で DLLIOB への VREF パスが正しく設定されないために発生します。 したがって、バッファの参照電圧 (VREF) が VREF 電圧ではなく、0V に近づいてしまいます。 このため、入力バッファはロジック Low を適正にトリガできず、入力バッファの出力が常にスタティック High になってしまいます。 シリコンのバージョンによっては、VREF パスが正しく設定されていなくても、DLLIOB 入力バッファの参照電圧が 0.3 ~ 0.4V 程度になります。 これは、ロジック Low をトリガするのに十分な電圧で、入力バッファは正常に動作します。

この問題は、最新版の 6.3i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://japan.xilinx.com/xlnx/xil_sw_updates_home.jsp
この修正は、6.3i サービス パック 2 以降に含まれます。

バンク内で VREF を必要とする I/O を複数使用すれば、このような問題は発生しません。 6.3.02i 以前のバージョンをご使用の場合は、VREF を使用する I/O 標準が使用されるようバンクに別の入力を設定して、問題を回避できます。 1 つのバンク内で VREF を必要とする I/O を複数使用している場合は、ビットストリームが生成されます。

Virtex-E で VREF を使用する I/O 規格については、次のサイトから、データシート DS022-2 『Virtex™-E 1.8 V
Field Programmable Gate Arrays』を参照してください。
http://japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?sGlobalNavPick=&sSecondaryNavPick=&category=-18776&iLanguageID=2

Spartan-IIE で VREF を使用する I/O 規格については、次のサイトから、データシート DS077_2 『Spartan-IIE 1.8V FPGAファミリ: 機能の説明』を参照してください。
http://japan.xilinx.com/xlnx/xweb/xil_publications_display.jsp?sGlobalNavPick=&sSecondaryNavPick=&category=-18778&iLanguageID=2

AR# 20075
日付 12/15/2012
ステータス アーカイブ
種類 一般
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