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AR# 20198

6.3 System Generator - VHDL をブラック ボックスとして System Generator にインポートするときにクロック (CLK) およびクロック イネーブル (CE) ポートの表現に大文字が使用されていると、ポートがなくなる理由について

説明

キーワード : SysGen, MATLAB, Simulink, KI, Known Issues, blackbox, 既知の問題, ブラック ボックス

重要度 : 標準

概要 :
VHDL をブラック ボックスとして System Generator にインポートするときにクロック (CLK) およびクロック イネーブル (CE) ポートの表現に大文字が使用されていると、ポートがなくなります。なぜですか。

ソリューション

この問題は、現在の解析で大文字/小文字の区別があるために発生します。 VHDL には大文字/小文字の区別がないので、次に示すようにエンティティの CLK と CE ポートの表現を全て小文字にしてください。

clk : in std_logic;
ce : in std_logic;
AR# 20198
日付 08/09/2011
ステータス アーカイブ
種類 一般
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