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AR# 20240

LogiCORE Ethernet 1000BASE-X PCS/PMA または SGMII v5.0 コア - [MGT CRC Enabled] を使用すると間違ったアライメントになり IDLE が正しく生成されない

説明

Virtex-II Pro MGT では、送信された /K28.5/ が MGT の内部 2 バイト データ パスで左揃えになっている必要があります。これは、CRC ロジックによって IDLE が正しく生成されるようにするためです。 

ただし、Ethernet 1000BASE-X PCS/PMA または SGMII v5.0 コアでは、このアライメントが正しくないという問題が存在します。

注記: これは、CORE Generator で [MGT CRC Enabled] オプションが設定されている場合にのみ問題となります。

そうでなければ、FPGA ファブリックで CRC ロジックが作成されるはずです。たとえば、CRC ロジックは、ギガビット イーサネット MAC およびトライモード イーサネット MAC コアの内部にインプリメントされるため、これは問題にはなりません。

ソリューション

RocketIO トランシーバー ラッパー (transceiver.vhd および transceiver.v) に関するこの問題を修正するパッチが提供されています。

具体的には、RocketIO 内部データ パスの /K28.5/ 文字のアライメントが正しくなるように (つまり左揃え)、コア ネットリストと、サンプル デザインからインスタンシエートされた RocketIO トランシーバーとの間に、レジスタのレイヤーがさらに追加されます。 

これにより、次の RocketIO 信号が TXUSRCLK2 周期分遅れ、パケット区切り文字のアライメントが正しくなります。

TXCHARISK, TXCHARDISPVAL, TXCHARDISPMODE, TXDATA[7:0]

この修正を入手するには、LogiCORE Ethernet 1000BASE-X PCS/PMA または SGMII v5.0 コアのリリース ノートおよび既知の問題に関するアンサー (Xilinx Answer 68298) に添付されているパッチをインストールしてください。

AR# 20240
日付 02/21/2017
ステータス アクティブ
種類 一般
IP
  • Ethernet 1000BASE-X PCS/PMA or SGMII
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