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AR# 20271

LogiCORE FIFO Generator - シミュレーションで「Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(...」 というエラー メッセージが RESET 時に表示される

説明

キーワード : CORE, CORE Generator, COREGen, IP, update, #3, ip3_h, hip_3, ip1_h, hip_1, asynchronous, block RAM , FIFO, fifo, fifo16, mti, vcs, nc-sim, v2.2, v2.3, v3.1, コア, ジェネレータ, 同期, 非同期, シミュレーション, エラー

[メモリ タイプ] で [Block Memory] を選択して非同期クロックを使用すると、バックアノテート シミュレーション (ゲート レベルおよびタイミング) 中に次のようなエラー メッセージが表示されます。

"Error: /proj/xbuilds/G.36/verilog/src/simprims/X_RAMB16.v(4289): $hold(
posedge CLKA:815843114 ps, posedge SSRA &&& ENA:815843180 ps, 280 ps );
# Time: 815843180 ps Iteration: 0 Instance:
/testbench/uut_netlist/\as_bmem71778_22_padded/as_bmem71778_22/as_bmem71778_22/as_bmem71778_22_fifo_generator_v2_1_as_1/U0_memblk_coreinst_mextd50_ram1_by2\"

ソリューション

このエラーは、ユーザー リセット入力の立ち上がりエッジで発生します。 ブロック メモリが同期リセット入力にのみ対応し、FIFO Generator コアは非同期リセットに対応するためです。 FIFO Generator のリセットがクロックに同期している間は、リセット信号がコアを正しくリセットするために充分な間隔をおいて同期をとり続けるので、リセット信号は、クロックに対して適切にリリースされます。 そのため、ユーザー リセットの立ち上がりエッジで、ブロック RAM の同期リセット入力に対して非同期にアクセスしようとしてタイミング違反が起こります。

ブロック RAM にクロックが入力されると、それに対応してリセットが発生します。 この現象は、コアの動作には影響ありません。ブロック RAM で同期リセットが発生すると、すべての信号が適切な状態に入ります。
AR# 20271
日付 12/15/2012
ステータス アクティブ
種類 一般
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