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AR# 20274

LogiCORE SPI-4.2 (POS-PHY L4) v7.1 - SPI-4.2 コアのリリース ノートおよび既知の問題

説明

概要:

このアンサーでは、 6.3i IP アップデート 4 でリリースされた SPI-4.2 コア v7.1 のリリース ノートの内容を示します。次の情報が記載されています。

- v7.1 での新機能

- v7.1 での修正点

- 既知の問題

インストール手順および設計ツールの要件については、(ザイリンクス アンサー 20083) を参照してください。

ソリューション

v7.1 での新機能

このバージョンで新機能の追加はありません。

v7.1 での修正点

- LVDS の I/O を使用すると、TStat[1:0] 信号により IBUFGDS が使用されます。 (ザイリンクス アンサー 19105)

- Synplify で Verilog ラッパ ファイルを合成できません。NGDBuild エラーが発生します。(ザイリンクス アンサー 20012)

- ザイリンクスの SPI-4.2 コアは 622Mbps をサポートしますか。(ザイリンクス アンサー 20024)

- VHDL デモンストレーション テストベンチをシミュレーションすると、「value out of range」 というエラーが発生します。(ザイリンクス アンサー 20028)

- SPI-4.2 v7.0 コアを生成すると、Source コアのネットリストに不正なクロック オプションが含まれます。(ザイリンクス アンサー 20318)

既知の問題

一般的な問題

- SPI-4.2 コアのバージョン 7.1 では Virtex-4 ファミリのみがサポートされます。Virtex-II および Virtex-II Pro デザインには、SPI-4.2 IP ラウンジから入手可能な SPI-4.2 コアの v6.x シリーズの最新バージョンを使用してください。

http://www.xilinx.com/bvdocs/ipcenter/data_sheet/spi4_2_product_spec.pdf
- バージョン 7.1 コアは、ISE 6.3i と互換性があります。 ISE 7.1i との互換性については、(ザイリンクス アンサー 20486) を参照してください。

- v6.1 から v7.1 への移行について。 (ザイリンクス アンサー 20036)

- ダイナミック位相アライメントまたは SPI コアを使用する場合、RDClk を 220MHz 以上で動作させる必要があります。

コア生成に関する問題

- スレーブ ソース コアを生成する場合、リージョナル クロッキング オプションを有効にしてはいけません。(ザイリンクス アンサー 20001)

- CORE Generator で SPI-4.2 (PL4) コアを生成すると、次のようなエラー メッセージが表示されます。

"ERROR:Failure to create .sym symbol file. Cannot post process ASY symbol file. File C:\test\5_2i\pl4_core.asy does not exist."

"ERROR: Did not generate ISE symbol file for core <pl4_core>." (ザイリンクス アンサー 15493)

制約およびインプリメンテーションの問題

- SPI-4.2 コアでインプリメンテーションを実行すると、NGDBuild で警告および情報メッセージが表示されます。 (ザイリンクス アンサー 20000)

- RDClk180_GP、SysClk180_GP、および SysClk180_GBSLV は不要になります。(ザイリンクス アンサー 20023)

- インプリメンテーションの PAR を実行すると、「PAR:276」 という警告メッセージが表示されます。(ザイリンクス アンサー 20037)

- SPI-4.2 FIFO ステータス信号の I/O 規格が LVTTL の場合 PAR で配置エラーが発生します。(ザイリンクス アンサー 20280)

- Timing Analyzer (TRCE) のレポートに「0 items analyzed」というメッセージが表示されます。(ザイリンクス アンサー 20040)

- 「ERROR:BitGen:169 - This design contains one or more evaluation cores for which bitstream generation is not supported.」というエラーメッセージが表示されます。(ザイリンクス アンサー 19999)

- インプリメンテーションを実行すると、未定義の I/O (シングルエンド) が LVCMOS にデフォルトで設定され、NGDBuild で警告メッセージが表示されます。(ザイリンクス アンサー 20319)

- SPI-4.2 コアの信号は、デフォルトでは LVDS に内部デバイス終端なしで設定されます。内部終端が必要な場合は、UCF で定義してください。v7.1 では、これが wrapper.ucf ファイルであらかじめ定義されていますが、コメントを解除する必要があります。サポートされるすべての I/O については(ザイリンクス アンサー 20017) を参照してください。

シミュレーションに関する一般的な問題

- 「simulate_mti.do」 を実行してデザイン サンプル ファイルをコンパイルするとエラーが発生します。(ザイリンクス アンサー 20616)

- ダイナミック位相アライメントを使用した場合、PhaseAlignComplete 信号がアサートされず、SnkOof がディアサートされません。(ザイリンクス アンサー 20282)

- 「gen_sim_model」 スクリプトを実行すると、「WARNING:NgdBuild:440 - FF primitive 'U0/clkdomain0/srts/output_ff' has unconnected net.」 という警告メッセージが表示されます。(ザイリンクス アンサー 20018)

- タイミング シミュレーションで、リセット後の TDat と TCtl の値が不定 値 「x」 になります。(ザイリンクス アンサー 20015)

- ザイリンクスのソース コアが不正なトレーニング パターンを送信するため、Sink Core がフレームに同期しません (SnkOof ="1")(ザイリンクス アンサー 20016)

- NC-Verilog (Cadence) または VCS (Synopsy) を使用して PL4 コアをシミュレーションすると、動作が一定しません。(ザイリンクス アンサー 15578)

- Verilog でタイミング シミュレーションを実行すると、コアがフレームに同期しなかったり、信号が x になったり、パルスがフィルタされるなどの動作が見られる場合があります。(ザイリンクス アンサー 9872)

- SPI-4.2 コアをシミュレーションすると、シミュレーションの開始時に複数の警告メッセージが表示されます。(ザイリンクス アンサー 20030)

- シミュレーション中に 「Warning: /X_FF HOLD High VIOLATION ON I WITH RESPECT TO CLK.」という警告メッセージが表示されます。(ザイリンクス アンサー 20031)

- シンクおよびソースのネットリストの NHDBuild 後のシミュレーションを実行するとき、COE ファイルで指定したカレンダーの最初のコンテンツが使用されません。(ザイリンクス アンサー 20281)

ハードウェアの問題

- SPI-4.2 を Virtex-4 デバイスで使用する場合、シリコンの問題が生じます。(ザイリンクス アンサー 20796)

- SPI4.2 v7.1 コアを Virtex-4 デザインで使用するとき、ハードウェア上でデバイスが正常に機能しない場合があります。(ザイリンクス アンサー 20303)

- 固定スタティック アライメントを使用する場合、ターゲット システムのシステム マージンが最大となり、電圧、温度、プロセス (複数のチップ) が変動しても正しく動作するようにするため、最適な IOBDELAY (ISERDES) 値または DCM の位相シフト値を判断する必要があります。(ザイリンクス アンサー 20022)

- ダイナミック アライメントを使用した SPI-4.2 (PL4) Sink コアで、PhaseAlignComplete をアクティブにできないか、ロジックがフレーム同期はずれになるか、または DIP4 エラーが発生します。(ザイリンクス アンサー 15442)

- ハードウェア評価ライセンスを使用して CORE Generator で SPI-4.2 の GUI を開くと、ポップアップ メッセージが表示され、ハードウェアが 6 ~ 8 時間でタイムアウトされることが示されますが、実際にはコアは 2 時間しか実行されません。

その他の関連アンサー データベース

- SPI-4.2 コアの消費電力 (ザイリンクス アンサー 20430)

- SPI-4.2 (PL4) の UCF ファイルを変更し、DCM で TSClk の位相を 180 度ずらす方法(ザイリンクス アンサー 15500)

- SPI-4.2 コアでサポートされる I/O 規格 (ザイリンクス アンサー 20017)

- 複数のコア : 複数の SPI-4.2 コアを 1 つのデバイスで使用している場合、SPI-4.2 ユーザー ガイドの「Special Design Consideration」の章の複数コアのインストールについてのセクションを参照してください。

SPI- 4.2 (PL4) v7.0 に関する既知の問題

SPI-4.2 v7.0 コアは廃止されました。コアを最新のバージョンにアップグレードしてください。

SPI-4.2 v7.0 に関する既知の問題については、(ザイリンクス アンサー 19981) を参照してください。

AR# 20274
日付 12/15/2012
ステータス アクティブ
種類 一般
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