AR# 20280

LogiCORE SPI-4.2 (POS-PHY L4) - SPI-4.2 FIFO ステータス信号の I/O 規格が LVTTL の場合 PAR で配置エラーが発生する

説明

キーワード : SPI4.2, PL4, sink, clocking, alignment, static, dynamic, IO, banks, placement, banking, rules, v7.3, v7.4, v8.1, シンク, クロッキング, アライメント, スタティック, ダイナミック, バンク, 配置, バンキング, ルール


LVTTL I/O 規格を SPI4.2 FIFO ステータス信号 (RSClk、RStat(1:0)、TSClk, TStat(1:0)) に使用すると、PAR でエラーが発生し、インプリメンテーション中に正しいバンクにすべての I/O を配置できなくなり、PAR から次のようなエラー メッセージが表示される場合があります。

"ERROR:Place - The following 4 components are required to be placed in a specific
relative placement form. The required relative coordinates in the RPM grid
(that can be seen in the FPGA-editor) are shown in brackets next to the
component names. Due to placement constraints it is impossible to place the
components in the required form. IOB SysClk_P (0, 0)
Constrained by statement: COMP "SysClk_P" LOCATE = SITE "BANK4"
LEVEL 1; BUFIO
pl4_implv4_clocking28757_9_pl4_src_top_master_trans0/U0/clk0/sysbio (-1, -4)
BUFR pl4_implv4_clocking28757_9_pl4_src_top_master_trans0/U0/clk0/srcbr
(-1, 0) IOB SysClk_N (0, -1)
Constrained by statement: COMP "SysClk_N" LOCATE = SITE "BANK4"
LEVEL 1;

ERROR:Place:207 - Due to SelectIO banking constraints, the IOBs in your design
cannot be automatically placed. "

ソリューション

このアンサー レコードは Virtex-4 および Virtex-5 のみを対象にしています。Virtex-6 では LVTTL はサポートされていません。

LVTTL I/O 規格が SPI4.2 FIFO ステータス信号 (RSClk、RStat(1:0)、TSClk, TStat(1:0)) に対して使用される場合、バンク規則に従ってすべての I/Oに対しピン配置を割り当てる必要があります(Virtex-4 または Virtex-5 FPGA のハンドブックを参照)。PAR 配置エラーを避けるためには重要です。

OIF 仕様で、送信/受信データ パス信号 (TDat、TCtl、TDClk、RDat、RCtl、RDClk) の I/O 規格は LVDS I/O に定義されています。これらの SPI-4.2 データ パス信号は、SPI-4.2 ユーザー ガイドのコアの制約のセクションにあるガイドラインに従って配置する必要があります。

SPI-4.2 FIFO ステータス信号 (RSClk、RStat(1:0)、TSClk, TStat(1:0)) の場合、I/O 規格は LVTTL または LVDS です。LVTTL 規格が使用されている場合、VCCO = 3.3V である必要があり、該当するバンク ルールに従って、同じバンクにある異なる入力および出力規格をまとめる必要があります。

ユーザー I/O またはバックエンド I/O を含むすべての I/O は、 デバイスのバンク規則に従って配置する必要があります。

改訂履歴
07/06/2006 - 初期リリース
06/24/2009 - Virtex-6 情報で更新
AR# 20280
日付 12/15/2012
ステータス アクティブ
種類 一般