UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!
  1. ザイリンクス - Adaptable. Intelligent.
  2. サポート
  3. AR# 20614: 6.3.p03 System Generator for DSP - リリース ノート/README

AR# 20614

6.3.p03 System Generator for DSP - リリース ノート/README

説明

キーワード : MATLAB, Simulink, errata, KI, エラッタ

重要度 : 標準

概要 :
このアンサーには、System Generator for DSP 6.3.p03 のリリース ノートを記載します。

ソリューション


パッチのインストール手順

1. パッチをインストールする前に、次のものがインストールされていることを確認してください。
- ISE 6.3i インプリメンテーション ツールおよび最新のサービス パック
- ISE 6.3i の最新の IP アップデート xFFT v3.1 のパッチのダウンロードおよびインストールも必要です。 詳細は、(Xilinx Answer 20709) を参照してください。
- System Generator for DSP 6.3
- MathWorks R13、R13.1、または R14 (System Generator 6.3 と互換性のあるもの。MATLAB のバージョンが異なると、System Generator 6.3 で必要とされるインスタンスも異なります)。
2. sysgen6_3_p03.zip ファイルを C:\Temp などのテンポラリ ディレクトリにダウンロードします。
3. MATLAB セッションを立ち上げている場合は、それらを閉じた後に MATLAB を再起動します。
4. MATLAB コマンド ウィンドウで次のように入力し、インストールを開始します。
> cd C:\Temp
> xlInstallIP('sysgen6_3_p03.zip');
ＧＵＩ に表示されるプロンプトに従います。 ファイルが System Generator for 6.3 のディレクトリにインストールされます。 パッチのインストールが終了すると、バージョン情報がアップデートされます。
5. MATLAB を再起動します。
6. バージョン情報を確認するためには、MATLAB コマンド ウィンドウで次のように入力します。
> xlVersion

パッチ修正
ザイリンクス System Generator ブロックで VHDL を選択していますが、Verilog はサポートされていないというエラー メッセージが表示されます。 詳細については、(Xilinx Answer 20120) を参照してください。

DSP48 の切り捨て/切り上げ機能を使用しようとすると、「CarryIn Select cannot be set to 1 when not using PCIN, or P」 というエラー メッセージが表示されます。 詳細については、(Xilinx Answer 20338) を参照してください。

Virtex-4 をサポートする FFT v3.1 を System Generator for DSP で使用できません。 詳細は、(Xilinx Answer 20618) を参照してください。

「Consolidate Control Ports」 オプションを選択すると、DSP48 プリミティブのシミュレーションでレイテンシが 1 サイクル多くなります。 詳細は、(Xilinx Answer 20619) を参照してください。

DSP48 PREG を使用しない場合、HDL シミュレーションが一致しないのはなぜですか。 詳細については、(Xilinx Answer 20620) を参照してください。

DSP48 LEGACY_MODE の設定を制御できません。 詳細については、(Xilinx Answer 20621) を参照してください。

DSP48 マクロを使用すると、DSP48 プリミティブおよびマルチプレクサを使用して同一ロジックを作成する場合よりも、デザインが大きくなります。 詳細については、(Xilinx Answer 20622) を参照してください。

クロック イネーブル ロジックのファンアウトを低減して配線遅延を削減する方法を教えてください。 詳細については、(Xilinx Answer 20623) を参照してください。

Verilog デザインで遅延ブロック リタイミング オプションを使用した場合、シミュレーションが一致しません。 詳細は、(Xilinx Answer 20624) を参照してください。

作成したアドレスが、DPRAM ブロック (デュアル ポート ブロック メモリ ブロック) のアドレス指定可能な範囲外の場合、スタック トレース エラーが発生します。 詳細は、(Xilinx Answer 206253) を参照してください。

コンフィギュレーション サブシステムで Loop Co-Simulation ブロックのハードウェアを使用すると、ポート不一致のエラーが発生します。

詳細は、(Xilinx Answer 20626) を参照してください。

メモ : このパッチ リリースには、XtremeDSP 開発キットのアップデートも含まれます。

既知の問題
System Generator for DSP 6.3 の既知の問題については、(Xilinx Answer 20008) を参照してください。
AR# 20614
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加