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AR# 20615

LogiCORE Pipeline Divider v3.0 - Verilog シミュレーション モデルが見つからず、Verilog ビヘイビア シミュレーションを実行すると「Error: (vsim-3033) ... The design unit was not found」というエラー メッセージが表示される

説明

キーワード : CORE Generator, VSIM, template, VEO, テンプレート

Verilog フローを使用して Pipeline Divider コアを生成すると、VEO テンプレート ファイルが作成されました。 しかし、Verilog シミュレーション モデルが見つかりません。 なぜですか。 また、Verilog ビヘイビア シミュレーションを実行すると、次のようなエラー メッセージが表示されます。

"Error: (vsim-3033) ... The design unit was not found"

Pipeline Divider コア v.3.0 の Verilog ビヘイビア シミュレーションを実行すると、次のエラー メッセージが表示されます。

"Error: (vsim-3033) divider_pipe.v(81): Instantiation of 'SDIVIDER_V3_0' failed. The design unit was not found.
# Region: /top_test_toplevel_v_tf/uut/divider_pipe
# Searched libraries:
# C:\Modeltech_xe58\win32xoem/../xilinx/verilog/xilinxcorelib_ver
# C:\Modeltech_xe58\win32xoem/../xilinx/verilog/unisims_ver
# work"

しかし、CORE Generator では、シミュレーション用に Verilog ラッパ ファイル (*.v file) が生成されます。 これはなぜですか。

ソリューション

Pipelined Divider コアには、Verilog ビヘイビア モデルがありません。 ビヘイビア シミュレーションでサポートされている言語は VHDL です。 シミュレータで複数言語のシミュレーションがサポートされていない場合は、ISE 7.1i 以降を使用して Verilog 構造モデルを生成すると、この問題を回避できます。

詳細は、(Xilinx Answer 22333) を参照してください。
AR# 20615
日付 03/02/2008
ステータス アーカイブ
種類 一般
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