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AR# 20654

9.1i ISE- VHDL テストベンチを自動で作成するとアレイの範囲が (-9999 to -9999) になってしまう

説明

キーワード : array, sdt_logic_vector, bounds, signal, index, template, left, right, vhdl, attribute, アレイ, 範囲, 信号, テンプレート, 左, 右, 属性

[Project] -> [New Source] -> [VHDL testbench] をクリックし、新しい VHDL テストベンチを作成すると、作成されたテストベンチ テンプレートが信号を間違って standard_logic_vector(-9999 to -9999) と記載してしまいます。

ソリューション

テストベンチ作成ツールでは、VHDL 属性を含むポート文にサポートされないものがあります。

例 :
new_sig is array (old_sig'left to old_sig'right)

これは有効な構文で、XST を含むほとんどの合成ツールで処理されます。 ただし、テストベンチ テンプレートは standard_logic_vector(-9999 to -9999) で作成されますので、

ベクタの範囲を手動で修正するか、left と right を定数に置き換えると、テンプレートが正しく作成されるようになります。
AR# 20654
日付 04/16/2009
ステータス アーカイブ
種類 一般
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