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AR# 20761

7.1i ISE - Synplify flow gives "Process "Synthesize" did not complete" for designs containing Core Generator or Architecture Wizard cores

説明

キーワード : Synplify, pro, Pro, synthesize, COREGen, CORE, CORE Generator, archwiz, Project Navigator, undefined, module, CG106, IP, Verilog, wrapper, 合成, 定義, モジュール, ラッパ

重要度 : 標準

概要 :
Project Navigator で Synplify フロー実行中に、CORE Generator または Architecture Wizard コアに対して空のモジュール ファイルが作成されません。 代わりに、XCO および XAW ファイルが Synplify に渡されます。 これにより、Synplify で不明なファイルに関するエラー メッセージが表示されます。

Synplify のエラー メッセージは次のとおりです。

@E: CG106 :"C:\test\top.v":47:8:47:15|Reference to undefined module my_core
@E: CG106 :"C:\test\top.v":116:5:116:10|Reference to undefined module DCM1

Project Navigator のコンソール ウィンドウには次のように表示されます。

Process "Synthesize" did not complete.

Done: failed with exit code: 0001

ソリューション

Synplify のプロジェクト ファイルが間違って生成されています。 Synplify のプロジェクト ファイルは、Project Navigator により生成されます。このとき、IP 用のラッパ ファイルを追加せずに、IP ファイルそのもの (XCO または XAW ファイル) が追加されます。

ラッパ ファイルは、Project Navigator プロジェクト内で正しく生成されますが、 Synplify プロジェクトに渡されないだけです。

不正なプロジェクト ファイルの行は、PRJ ファイルの Source file セクションにあります。

例 :
## Source files
add_file -verilog {C:Synplify_771/bin/../lib/xilinx/unisim.v}
add_file {my_core.xco}
add_file {hex2led.v}
.
.
.
add_file {DCM1.xaw}
add_file {stopwatch.v}

.v ラッパではなく、.xco および .xaw が追加されている点に注目してください。

この問題を回避するには、次の手順に従ってください。
1. スタンドアロンで合成ツールを実行し、インプリメンテーション用に EDIF ファイルを ISE に追加します。
2. Project Navigator プロジェクトから XCO および XAW ファイルを削除し、[Project] -> [Add Source] をクリックして対応する V ファイルをプロジェクトに追加します。

別のオプションとして、Leonardo、Precision、および XST フローを合成に使用してください。
AR# 20761
日付 12/13/2006
ステータス アーカイブ
種類 一般
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