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AR# 20774

7.1i IP アップデート 1 CORE Generator、IP-DSP - 新機能と既知の問題

説明

キーワード : ISE, CORE, CORE Generator, COREGen, Binary Counter, Comparator, Complex Multiplier, Distributed Arithmetic FIR Filter, DVB S2 FEC Encoder, FFT, Floating-point Cores, MAC, MACC, Pipelined Divider, RAM-based Shift Register, TCC Encoder 3GPP, LogiCORE, バイナリ カウンタ, コンパレータ, 乗算器, 分散演算 FIR フィルタ, エンコーダ, 浮動小数点コア, パイプライン分周器, RAM ベースのシフト レジスタ

このアンサーでは、7.1i IP アップデート 1 に含まれる IP-DSP の新機能と既知の問題を示します。

ソリューション

1

7.1i IP アップデート 1 の新機能

Binary Counter v8.0
新機能
- Virtex-4 のサポートを追加
- ISE 7.1i のサポートを追加
- エリアとスピードを向上
- 不正な値とパラメータの組み合わせに対するエラー チェック機能にビヘイビア モデルのエラー チェック機能を追加
- バイパスおよび定数カウント ケースの最適化に使用される加減算器を新たに追加

Comparator v8.0
新機能
- Virtex-4 のサポートを追加
- ISE 7.1i のサポートを追加
- エリアとスピードを向上
- 不正な値とパラメータの組み合わせに対するエラー チェック機能にビヘイビア モデルのエラー チェック機能を追加
- パイプライン処理オプションを追加

Complex Multiplier v2.1
新しい機能は追加されていません。

修正
- スライス概算を GUI から削除
- CR 185341 : 多数の XtremeDSP スライスを最適化するとビヘイビア モデルとネットリストのシミュレーションが一致しないという問題を修正
- CR188289 : VHDL ビヘイビアで無効になったライブラリが参照される問題を修正
--IEEE.STD_LOGIC_ARITH.ALL;
--IEEE.STD_LOGIC_SIGNED.ALL;
- CR 188655: cmpy_v1_0 の GUI の情報セクションにあるスライス概算がオフになっている問題を修正
- CR 193125 : [Information Panel] に表示される情報を修正
- CR 196678 : ビヘイビア モデルとネットリストでシミュレーションが一致しない問題を修正
- CR 197555 : GUI オペランドの幅がデータシートとは異なっていた問題を修正
- CR 201720 : 多数の XtremeDSP スライスを最適化するとオペランド 35xN (18<N<36) を使用してコアを生成できない問題を修正
- CR 204409 : 多数の XtremeDSP スライスを最適化するとオペランド 35xN (N<18) を使用してコアを生成できない問題を修正


Distributed Arithmetic FIR Filter (DA FIR) v9.0
新機能
- Virtex-4 のサポートを追加

修正
- CR 184935 : カスタマイズ GUI で「Invalid Value for Clock Cycles Per Sample」というエラーが発生し、[Clock Cycles/Output] サンプル設定が不正な値に設定される問題を修正
- CR 199823 : DA FIR-CORE Generator でハーフバンドの補間に対して係数が 1 つおきに 0 になっていることが確認されるよう修正


DVB S2 FED Encoder v1.0
新機能
- 初期リリース

Fast Fourier Transform (xFFT) v3.1
新機能
- Virtex-4 の [Optimize for Speed Using XtremeDSP Slices] オプションを使用すると、より多くの DSP48 を使用してより速いクロック速度でコアを動作できます。これにより、リソース使用率とパフォーマンスのバランスを調整するオプションが増えました。
- サポートされるすべての FPGA ファミリで最大クロック速度を向上 {68}
修正
- CR 199541 : Virtex-4 を使用すると基数 4 のバースト I/O に対して FFT 出力が不正になる問題を修正
- CR 201500 : 出力幅が 35 ビットで位相係数幅が 20 または 24 ビットの場合に基数 4 のバースト I/O と基数 2 の最小リソースに対してコアが生成されず、出力幅が 35 ビット以上で位相係数幅が 20 または 24 ビットの場合にパイプライン処理されたストリーミング I/O に対してコアが生成されない問題を修正
- CR 201885 : SCLR が先にアサートされていないと、START がアサートされたときに基数 4 のバースト I/O と基数 2 の最小リソースが処理を開始しないという問題を修正


Floating Point Core v1.0
新機能
- これが最初のリリースです。
- ほぼ正確な IEEE-754 準拠の浮動小数点演算子
- 命令をクロック サイクルごとに発行する高速演算用にコンフィギュレーション可能
- 単精度と倍精度を含む標準および非標準のサイズ範囲を使用した加減算、乗算、分周、平方根の演算をサポート
- Virtex-4 の DSP48 機能をサポート
- 単精度に複数サイクル分周と比較演算を含む
- VHDL ビヘイビア モデルl
- XST で CORE Generator を呼び出し、VHDL インスタンシエーションから直接コアを生成可能


MAC v4.0
新機能
- Virtex-4 のサポートを追加


Pipelined Divider v3.0
新機能
- Virtex-4 のサポートを追加
- クロック イネーブル (CE)、非同期クリア (ACLR)、同期クリア (SCLR) 入力を追加 (System Generator のサポートに必要)
- データ準備完了 (RFD) 出力を追加
- V2.0 に比べてレイテンシを低減
- V2.0 に比べてエリアを削減

修正
- CR 131510 : データシートのレイテンシ表で [Signed] と [Fractional] 列が入れ替わっていたのを修正
- CR 154089 : 分周オプションごとにクロックを複数使用するコアの使用法に関する記述を修正、データシートのレイテンシに関するセクションを修正
- CR 155250 : 分周ごとにクロックを複数指定すると Verilog 論理シミュレーション モデルで分周ごとのクロックが 1 と表示される問題を修正
- CR 175806 : リセット後、論理シミュレーション モデルとタイミング シミュレーション モデルでレイテンシが一致しない問題を修正。どのクロックでデータが取り込まれるかに関する記述を追加
- 数値によって分周器で不正な結果が得られる問題を修正 (サポートされる分周値の範囲を記述)
- Verilog シミュレーション モデルで負のインデックス値が生成される問題を修正
- コアのレイテンシがデータシートとビヘイビア モデルで異なる問題を修正
- リセット後、長い間モジュールから X が出力される問題を修正


RAM-based Shift Register v8.0
新機能
- Virtex-4 のサポートを追加
- ISE 7.1i のサポートを追加
- エリアとスピードを向上
- 不正な値とパラメータの組み合わせに対するエラー チェック機能にビヘイビア モデルのエラー チェック機能を追加
- 各種レングス ケースのパイプラインをインプリメントしてパフォーマンスを大幅に向上


3GPP Turbo Convolutional Encoder v2.0 (TCC Encoder 3GPP v2.0)
新機能
- 新しい効率的なインターリーバにより、v1.0 インプリメンテーションよりエリアが 40% 減少
- 外部 RAM のオプションを追加
- シングル バッファのオプションを削除

修正
- ダブル バッファ出力が FD から独立 (詳細はデータシートを参照)

2

7.1i IP アップデート 1 の既知の問題

LogiCORE Binary Counter v8.0
- THRES0 出力でビヘイビア シミュレーションとタイミング シミュレーションが一致しません。詳細は、(Xilinx Answer 21411) を参照してください。
- Q 出力でビヘイビア シミュレーションとタイミング シミュレーションが一致しません。詳細は、(Xilinx Answer 21412) を参照してください。
- データを 16 進数で入力し、ステップ サイズを 10 以上にすると、バイナリ カウンタが生成されません。詳細は、(Xilinx Answer 21413) を参照してください。

LogiCORE Complex Multiplier v2.1
- Complex Multiplier での Spartan-3E のサポートについては、(Xilinx Answer 21467) を参照してください。

LogiCORE Distributed Arithmetic FIR (DA FIR) v9.0
- DA FIR を使用すると CORE Generator でメモリ使用に関する問題が発生する。詳細は、(Xilinx Answer 18663) を参照してください。
- ビヘイビア モデルのハーフバンド出力幅がネットリストの出力幅と一致しない。詳細は、(Xilinx Answer 21414) を参照してください。
- COE ファイルに不正なパラメータがあることを示すエラー メッセージが異なる基数フォーマットで表示される。詳細は、(Xilinx Answer 14202) を参照してください。
- ハーフ バンド補間で係数のゼロがチェックされない。詳細は、(Xilinx Answer 20840)を参照してください。

LogiCORE Fast Fourier Transform (xFFT) v3.1
- データシートの Virtex-4 スピードの値が間違っている。詳細は、(Xilinx Answer 21453) を参照してください。

>LogiCORE MAC v4.0
- Virtex-4 の最大サイクル数について。詳細は、(Xilinx Answer 21511) を参照してください。

LogiCORE Pipelined Divider v3.0
- Verilog ビヘイビア シミュレーションの実行方法について。(Xilinx Answer 20615) を参照してください。

LogiCORE RAM-based Shift Register v8.0
- 大型の RAM ベースのシフト レジスタが生成されない。詳細は、(Xilinx Answer 21410) を参照してください。

3

既存の IP の既知の問題

LogiCORE CIC v3.0
- CIC v3.0 で、データ入力の完全にダイナミックなビット範囲を使用する入力に対してオーバーフローが発生します。詳細は、(Xilinx Answer 12480) を参照してください。

LogiCORE CORDIC v3.0
- 出力幅が 12 ビットより大きい場合、出力が変化しない。詳細は、(Xilinx Answer 20371) を参照してください。

LogiCORE DA FIR Filter、MAC FIR
- ザイリンクス DA FIR および MAC FIR フィルタの浮動小数点係数から固定小数点係数への変換方法について(Xilinx Answer 5366) を参照してください。

LogiCORE DDC v1.0、MAC FIR v5.0
- COE ファイルに無効なパラメータを使用したために発生するエラー メッセージが、異なるベース フォーマットで表示されます。詳細は、(Xilinx Answer 14202) を参照してください。

LogiCORE DCT v2.1
- DCT を Spartan-3 および Virtex-4 デバイスにインプリメントできます。詳細は、(Xilinx Answer 18937) を参照してください。

LogiCORE DCT v2.1
- DCT の出力幅が正しく計算されず、Java でエラーが発生します。詳細は、(Xilinx Answer 20459) を参照してください。

LogiCORE DDS v5.0
- DDS データシートのリンク情報が古いです。詳細は、(Xilinx Answer 21397) を参照してください。

>LogiCORE DDS v5.0
- DDS チャネル出力が予測どおりに動作しません。詳細は、(Xilinx Answer 21474) を参照してください。

LogiCORE 1024-pt FFTv1.0
- FFT/IFFT のデータシートにあるブロック RAM のコンフィギュレーションがハードウェアのコンフィギュレーションと一致しない。詳細は、(Xilinx Answer 15311) を参照してください。

LogiCORE 16-pt FFT v2.0
- 16 ポイントの Virtex FFT でのスライス使用率が 64 ポイントの FFT のものより大きくなる。詳細は、(Xilinx Answer 8765) を参照してください。

LogiCORE 256-pt FFT v2.0
- Virtex-II デバイスで FFT を使用すると、PAR で警告およびエラー メッセージが表示される。詳細は、(Xilinx Answer 13173) を参照してください。

LogiCORE 32-pt FFT v1.0
- FFT コアの Verilog モデルがありません。詳細は、(Xilinx Answer 11155) を参照してください。

LogiCORE 64-pt FFT v2.0
- RESULT 信号で正しくリセットされない。詳細は、(Xilinx Answer 15383) を参照してください。

LogiCORE FFT
- 固定ネットリスト FFT (64、256、1024) コアをシミュレーションすると、警告メッセージが多数表示される。詳細は、(Xilinx Answer 14861) を参照してください。
- TMS コンフィギュレーションでの RAM X への書き込みにおける固定ネットリスト FFT (64、256、1024) コアへの出力の接続については、(Xilinx Answer 9288) を参照してください。

LogiCORE MAC FIR v5.1
- 1 つのプロジェクトで異なる COE ファイルを使用する場合の複数の MAC FIR のサポートについては、(Xilinx Answer 16433) を参照してください。
- バックアノテートされた Verilog シミュレーションで、メモリの競合エラーが発生する。詳細は、(Xilinx Answer 16106) を参照してください。
- Decimating MAC FIR をリセットしても RFD がアサートされません。詳細は、(Xilinx Answer 20900) を参照してください。

LogiCORE Reed Solomon v5.0
- GUI に表示されているイネーブル ピンを使用できません。詳細は、(Xilinx Answer 19526) を参照してください。

LogiCORE 3GPP Turbo Convolutional Decoder (TCC Decoder 3GPP) v1.0
- ModelSim を使用した場合に、PAR 後のタイミング シミュレーションで SDF ファイルで構文のエラーが発生します。詳細は、(Xilinx Answer 21434) を参照してください。
AR# 20774
日付 03/30/2009
ステータス アーカイブ
種類 一般
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