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AR# 20918

v2.2 COREGen Aurora - standard_cc_module で UFC メッセージの最大レングスに対して短すぎる WARN_CC 時間が生成される

説明

キーワード : LogiCORE Aurora, error, v2, Aurora, WARN_CC, period, short, エラー, 周期

重要度 : 標準

概要 :
standard_cc_module で UFC メッセージの最大レングスに対して短すぎる WARN_CC 時間が生成されます。 この問題は、UFC メッセージを使用し、standard_cc_module を使用して WARN_CC および DO_CC を生成すると発生します。

ソリューション

この問題を回避するには、次のように変更を加えて、DO_CC イベントに近づくと UFC メッセージを長くする必要があるときに発生する UFC と CC の競合を防ぐ必要があります。

1. standard_cc_module の prepare_count_r レジスタに対する宣言を見つけて、2 ビットを追加します。

例 :
reg [0:7] prepare_count_r; ===> reg [0:9] prepare_count_r;

signal prepare_count_r : std_logic_vector(0 to 7):="00000000"; ===> signal prepare_count_r : std_logic_vector(0 to 9):="0000000000";


2. prepare_count_r のシフト レジスタ コードを変更します。

i. prepare_count_r が割り当てられている行を検索します。
例 : シングル 2 バイト レーン (VHDL)
-- For 1 lane, we need an 8-cycle count.
process(USER_CLK)
begin
if(USER_CLK'event and USER_CLK = '1') then
prepare_count_r <= (cc_idle_count_done_c & prepare_count_r(0 to 6)) after DLY;
end if;
end process;


例 : シングル 2 バイト レーン (Verilog)

// For simulation, initialize prepare count to all zeros to simulate an SRL16
// after configuration. The circuit will also work is the init value includes
// ones.
initial
prepare_count_r = 8'b00000000;

// For 1 lane, we need an 8-cycle count.
always @(posedge USER_CLK)
prepare_count_r <= `DLY {cc_idle_count_done_c,prepare_count_r[0:6]};

ii. 使用されている count を 『CORE Generator Aurora User Guide』の 91 ページの表の値に変更します。
http://www.xilinx.co.jp/aurora/aurora_member/ug061.pdf Verilog をご使用の場合、初期文を 10 ビットに変更してください。

3. VHDL の場合、prepare_count_r(7) インスタンスを検索し、prepare_count_r(9) に置換します。 Verilog の場合、prepare_count_r[7] のインスタンスを検索し、prepare_count_r[9] に置換します.
AR# 20918
日付 12/15/2012
ステータス アクティブ
種類 一般
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