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AR# 20934

7.1i ISE - 「ERROR:HDLParsers:3264 - Can't read file "testbench_par.prj": No such file or directory for Post-PAR Verilog timing simulation - Fuse failed」というエラー メッセージが表示される

説明

キーワード : Simulator, place and route, VHDL, tbw, waveform, Generated Simulation Language, シミュレータ, 配置配線, 波形

重要度 : 標準

概要 :
ISE シミュレータを使用して、Test Bench Waveform (TBW) の[Generate Post-Place & Route Simulation Model] シミュレーションを実行すると、次のようなエラー メッセージが表示されます。

"ERROR:HDLParsers:3264 - Can't read file "<testbench_name>_par.prj": No such file or directory ERROR: Fuse failed Done: failed with exit code: 0004."


次のようなエラー メッセージがウィンドウに表示される場合もあります。

"FDK Error: "Program" item for command line 'tbwTOtimesim_vhw' not specified in FDK file.
FDK Error: "Program" item for command line 'timesim_vhwTOisim_par_prj' not specified in FDK file.
Error: Sources for both VHDL and Verilog have been detected in this project. The Xilinx Simulator supports single-language simulation only."

ソリューション

ISE シミュレータは、単一の言語をサポートしているシミュレータです。 出力シミュレーション ネットリストは、Test Bench Waveform (TBW) ファイル用の中間ファイルと同じで、[Generated Simulation Language] プロパティで指定した言語が一致している必要があります。 つまり、[Project Properties] で選択した [Generated Simulation Language] とプロジェクトのソース タイプ(Verilog または VHDL) は一致していなければなりません。 7.1i では、シミュレーション実行後に [Generated Simulation Language] を変更しても、Project Navigator には新しい値が反映されません。

この問題を回避するには、次の手順にしたがってください。
1. プロジェクトを実行する -> プロジェクト ファイルを削除する
2. Project Navigator を一旦終了してから再起動する

この問題は、最新版の 7.1i サービス パックで修正されています。サービス パックは次のサイトから入手できます。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
この修正は、7.1i サービス パック 1 以降に含まれます。
AR# 20934
日付 12/13/2006
ステータス アーカイブ
種類 一般
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