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AR# 20995

7.1i ISE Simulator (ISIM) - 回路図デザインで生成した HDL 言語を Verilog から VHDL または VHDL から Verilog に変更できない

説明

キーワード : ISE Simulator, ISIM, generated, VHDL, Verilog, schematic, 生成, 回路図

重要度 : 標準

概要 :
回路図デザインを使用すると、生成した HDL 言語を Verilog から VHDL または VHDL から Verilog に変更できません。

ソリューション

この問題は、ISE Simulator の既知の問題です。 この問題を回避するには、TBW ファイルを手動で編集し、正しいファイル名が指定されるようにしてください。

Verilog から VHDL に変更する場合 :

1. TBW ファイルをテキスト エディタで開きます。
2. 2 行目に移動します。
3. VF ファイル名 <filename>.vf を検索します。

4. ファイル名の拡張子を .vhf に変更します。

5. TBW ファイルを保存します。

VHDL から Verilog に変更する場合 :

1. TBW ファイルをテキスト エディタで開きます。
2. 2 行目に移動します。
3. .vf ファイル名 <filename>.vhf を検索します。

4. ファイル名の拡張子を .vf に変更します。

5. TBW ファイルを保存します。

この問題は、ISE 8.1i で修正される予定です。
AR# 20995
日付 10/16/2008
ステータス アーカイブ
種類 一般
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