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AR# 21002

7.1i インストール - ISE サービス パック のリリース ノート/README

説明

キーワード : SP1, SP2, SP3, Solaris, Linux, PC, software, update, ソフトウェア アップデート, 更新, アップデート

重要度 : 標準

概要 :
7.1i サービス パックのリリース ノートの内容を示します。 リリース ノートには、インストールの手順およびこのサービス パックで修正された問題などが含まれます。 ISE サービス パック 1 に含まれる修正は、サービス パック 2 および 3 にも含まれています。

ソリューション

1

ISE 7.1i サービス パック x をインストールすると、ソフトウェアのバージョンが 7.1.0xi にアップデートされます。

メモ :
- セットアップ時に指定するディレクトリには、ISE インストール ファイルが含まれている必要があります。 アップデートされるのは、既存ファイルのみです。 以前にインストールしていなかったデバイスを追加する場合は、サービス パック をインストールする前に ISE の CD からそのデバイスをインストールする必要があります。
- サービス パック をインストールする前に、XILINX 環境変数を必ず設定してください。

Windows でのインストール手順

1. 次のサイトから 7_1_0xi_pc.exe をダウンロードします。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp

2. 7_1_0xi_pc.exe を実行します。

Red Hat Linux & Solaris でのインストール手順

1. 次のサイトから 7_1_0xi_<platform>.zip をダウンロードします。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp

2. ZIP ファイルを空のディレクトリに移動して解凍します。

例 :

mv 7_1_0xi_<platform>.zip /home/<staging_dir>
cd /home/<staging_dir>
unzip 7_1_0xi_<platform>.zip

3. setup ファイルを実行します。

メモ : WebUpdate を使用して Linux および Windows 用のサービス パックをダウンロードすることも可能です。  

2

**7.1i サービス パックで改善問題**

一般

(SP4) スピード ファイル - ISE で Virtex/-E/-II/-II PRO/-4 および Spartan-II/-IIE/-3 デバイス ファミリ用にインストールされているスピード ファイルについて (Xilinx Answer 12201)
(SP3) ステップ レベルに関してよく寄せられる質問 - ステップ レベルとは何か、 デバイスのステップ レベルを判断する方法、 ソフトウェアでの操作、 特定のステップ レベルの注文方法 (Xilinx Answer 20947)
(SPx) FPGA/CPLD/PROM - ザイリンクス デバイスのマークについて (Xilinx Answer 1067)

Virtex-4 デバイス

(SP4) Virtex-4 - Virtex-4 デバイス特有のシリコン ステップ情報の入手先 (FAQs) (Xilinx Answer 21605)
(SP3) 7.1i Virtex-4, MAP - 「INFO: Logic has been added to automatically put the DCM in auto-calibration mode...」という記述がレポートされる (Xilinx Answer 21435)
(SP3) 7.1i、Virtex-4 - Virtex-4 機能に影響する ISE の既知の問題をまとめたリストはありますか。 (Xilinx Answer 19713)
(SP3) Virtex-4 - スピード ファイルの改訂履歴 (Xilinx Answer 20953)
(SP3) Virtex-4 DCM - データシートに追加された新しい DCM パラメータ (Xilinx Answer 21127)
(SP3) Virtex-4 - Virtex-4 デバイス特有のシリコン ステップ情報の入手先 (よく寄せられる質問) (Xilinx Answer 21605)
(SP3) Virtex-4 RocketIO - ハードウェアで MGTCLK が機能しない (Xilinx Answer 21532)

Spartan-3E デバイス

(SP4) Spartan-3E、IDDR2 - カスケード接続されたデータ パスが正常にプログラムされないインスタンスがある (Xilinx Answer 21717)
(SP4) Spartan-3E - 下部端の入力遅延エレメントが正常にプログラムされない (Xilinx Answer 21721)

(SP3) Spartan-3E - IBIS モデルは使用でいますか。 (Xilinx Answer 21426)
(SP3) Spartan-3/-3E - 「ERROR:Bitgen - Bit files can only be generated for Engineering Silicon by enabling the -g es:<digit> bitgen option.」というエラー メッセージが表示される (Xilinx Answer 21023)
(SP3) Spartan-3E、コンフィギュレーション - iMPACT を使用してリコンフィギュレーションするとデザインが適正に動作しない (Xilinx Answer 21024)
(SP3) Spartan-3E - XC3S250ECP132 および XC3S500ECP132 をサポートするデザイン ツール バージョン (Xilinx Answer 21598)
(SP3) ISE 7.1i、Spartan-3E - 7.1i の Spartan-3E デバイスの機能に影響を与える既知の問題について (Xilinx Answer 20813)

Architecture Wizard

(SP1) 7.1i RocketIO Wizard Virtex-4 RocketIO - Architecture Wizard の GT11CLK の使用について (Xilinx Answer 17415)

BitGen
(SP4) 7.1i SP3 BitGen - -g persist オプションを設定してもハードウェアに影響がない
(Xilinx Answer 21877)
(SP2) 7.1i BitGen - 「Error: Bitgen: Bs_Bitgen.c: 344:1.11.12.14.2.1」というエラー メッセージが表示される (Xilinx Answer 21282)

Constraints Editor

(SP2) 7.1i Constraints Editor - クロック以外のポートがクロック、OFFSET IN/OUT が N/A と表示される (Xilinx Answer 21289)
(SP1) 7.1i サービス パック 1 Constraints Editor、Virtex-4 - 電圧範囲が不正である (Xilinx Answer 20978)

CPLD

(SP2) 7.1i CPLD Hprep6 XC9500/XL/XV、CoolRunner XPLA3 - ボード上でデバイス (Jedec) が正常に機能しない (Xilinx Answer 21168)
(SP2) 7.1i CPLDFit CoolRunner-II - XC2C128 のタイミング値がサービス パック 2 で変更された (Xilinx Answer 21266)

ECS

(SP3) 7.1i ECS - Spartan-3E のシンボル ライブラリに obuft4、obuft8 および obuft16 が含まれていない (Xilinx Answer 21539)
(SP3) 7.1i ECS - 回路図デザインの [View HDL Functional Model] プロセスで「Error: Symbol Not Found: obufe4 and obufe16」というエラーが発生する (Xilinx Answer 21540)
(SP1) 7.1i ECS - ICAP_VIRTEX4 シンボルの I/O ピンのバス幅の誤りについて (Xilinx Answer 20920)
(SP1) 7.1i ECS - 回路図デザインで「ERROR:NgdBuild:604 - STARTBUF_SPARTAN3E could not be resolved...」というエラー メッセージが表示される (Xilinx Answer 20923)
(SP1) 7.1i ECS - XST で BSCAN_SPARTAN3E と CAPTURE_SPARTAN3E に対して「ERROR:HDLCompilers:87」というエラー メッセージが表示される (Xilinx Answer 20926)

Floorplanner

(SP2) 7.1 Floorplanner Virtex-4 - BUFR が間違った I/O 列に表示される (Xilinx Answer 21290)
(SP1) 7.1i Floorplanner - FG5 または FG6 をグループとして配置できない (Xilinx Answer 20979)
(SP1) 6.3i SP2 Floorplanner - 制約の位置がずれてしまう (Xilinx Answer 20980)

iMPACT

(SP2) 7.1i iMPACT - Spartan-3E デザインをリコンフィギュレーションするとデザインが正しく機能しない (Xilinx Answer 21024)

ISE

(SP2) 7.1i ISE - Synplify エラー - 「@E "filename.vhd" Cannot find library <library_name>」というエラー メッセージが表示される (Xilinx Answer 21291)
(SP2) 7.1i ISE - Project Navigator で DIA ファイルを開くと、StateCAD で「Could not open file -instyle ise <filename>.dia」というエラー メッセージが表示される (Xilinx Answer 21281)
(SP2) 7.1i ISE - Synplify-HDL フローを選択した場合、ChipScope Inserter が Project Navigator から呼び出されると、正しい入力ネットリスト名が渡されない (Xilinx Answer 20905)
(SP2) 7.1i ISE - エラー ナビゲーションで正しいファイルは表示されるが、エラーのある行数が示されない (Xilinx Answer 20580)
(SP2) 7.1i ISE - ソフトウェア アップデートのウィンドウが表示されない (Xilinx Answer 20760)
(SP2) 7.1i ISE - ステート ダイアグラム (.dia ファイル) をユーザー ドキュメントとして追加しても、 プロジェクトを閉じて開き直すと見つからない (Xilinx Answer 21279)
(SP2) 7.1i ISE - 下位レベルの ファイルを開くと、最上位レベルのモジュールが自動的に選択されてしまう (Xilinx Answer 21280)
(SP2) 7.1i SP1 ISE - [Project] -> [New Source] をクリックして CORE Generator (.xco) および Architecture Wizard (.xaw) コアを作成すると、コアが Project Navigator のプロジェクト ソースに追加されない (Xilinx Answer 21070)
(SP2) 7.1i ISE - Project Navigator で EDIF フローを実行すると不正な入力ネットリストが ChipScope Inserter に渡される (Xilinx Answer 20906)
(SP1) 7.1i ISE - Linux 64 で Project Navigator を終了するとコア ダンプが発生する (Xilinx Answer 20927)
(SP1) 7.1i ISE - ISE 7.1i で 6.xi プロジェクトを開くと「File '<source.vhd>' is already in library '<lib_name>', it cannot be added again.」というメッセージが表示される (Xilinx Answer 20676)
(SP1) 7.1i ISE - CPLD のインプリメンテーション中に「ERROR:Cpld:993 - The device name 'Auto' is invalid. Please specify a correct device name」というエラー メッセージが表示される (Xilinx Answer 20743)
(SP1) 7.1i ISE - Windows エクスプローラで ISE プロジェクト ファイルが Project Navigator に関連付けられていない (Xilinx Answer 20929)
(SP1) 7.1i ISE - Project Navigator/Precision 統合フローに関する既知の問題 (Xilinx Answer 20864)
(SP1) 7.1i ISE - PAR 後の Verilog タイミング シミュレーションでヒューズのエラーが発生する (Xilinx Answer 20934)
(SP1) 7.1i ISE - UNIX で「FATAL ERROR: Unable to open log file __projnav/<process_name>.err in write mode」という致命的エラー メッセージが表示される (Xilinx Answer 20862)
(SP1) 7.1i ISE - 合成の [Hierarchy Separator] オプションが 6.xi から 7.1i に渡されない (Xilinx Answer 20675)
(SP1) 7.1i ISE - DONE_cycle:keep オプションが Project Navigator の GUI から使用できない (Xilinx Answer 20933)
(SP1) 7.1i ISE - デザインに CORE Generator または Architecture Wizard コアが含まれていると Synplify フローで「Process "Synthesize" did not complete」というメッセージが表示される (Xilinx Answer 20761)
(SP1) 7.1i ISE - インクリメンタル デザイン フローを実行すると TclFileWrapper4Halite.tcl の実行エラーが発生する (H.38.2) (Xilinx Answer 20932)

MAP

(SP2) 7.1i Virtex-4 MAP - 「INTERNAL_ERROR:Pack:pksbatsdesign.c:1610:1.31 - No Xdm objects for PERIOD=20000.000000 pS ...」というエラー メッセージが表示される (Xilinx Answer 21268)
(SP2) 7.1i MAP - STARTUP が不正に削除される (Xilinx Answer 21099)
(SP2) 7.1i Virtex-II PRO MAP - 指定配線制約を使用すると、ロード/ドライバのないネットのトリムがされない (Xilinx Answer 21269)
(SP2) 7.1i MAP - KEEP_HIERARCHY 制約が使用されていると、デザインを LUT にマップする際にクラッシュする (Xilinx Answer 21270)
(SP2) 7.1i Virtex-4 MAP - DSP48 に影響する MAP 後のシミュレーション問題 (Xilinx Answer 21018)
(SP2) 7.1i SP1 Virtex-II MAP - 「ERROR:PhysDesignRules:371- The signal <> is multisource. Signal has 3 driver pins.」というエラー メッセージが表示される (Xilinx Answer 21052)

NGDBuild

(SP1) 7.1i NGDBuild/制約スピード ファイル、Virtex-II Pro - 新しい I/O 規格 (Xilinx Answer 20981)
(SP1) 7.1i NGDBuild/制約スピード ファイル、Virtex-II - 新しい I/O 規格 (Xilinx Answer 20982)
(SP1) 7.1i NGDBuild/制約スピード ファイル、Spartan-3 - 新しい I/O 規格 (Xilinx Answer 20983)
(SP1) 7.1i NGDBuild/制約スピード ファイル、Virtex-4 - 新しい I/O 規格 (Xilinx Answer 20984)

PACE

(SP2) 7.1i PACE Spartan-3E - デバイスの左側と右側のグローバル クロック ピンが表示されない (Xilinx Answer 21292)
(SP2) 7.1i PACE - Spartan-3 SSO のデータがデータシートに記載されている値と一致しない (Xilinx Answer 20126)

PAR

(SP2) 7.1i Spartan-3E PAR - 「ERROR:Place:311 - The IOB c is locked to site PAD107 in bank 3. This violates the SelectIO banking rules(SSTL2_I).」というエラー メッセージが表示される (Xilinx Answer 21040)
(SP3) 6.3i PAR - 「ERROR:Place:120 - There were not enough sites to place all selected components」というエラー メッセージが表示される (Xilinx Answer 20093)
(SP2) 7.1i Virtex-II PAR - クロック配置でエラーが発生する (Xilinx Answer 21271)
(SP2) 7.1i PAR - PAR またはタイミング ドリブン MAP のフェーズ 8.28 で配置ツールがクラッシュする (Xilinx Answer 21272)
(SP2) 7.1i Virtex-4 PAR - 「ERROR:Place:604 - Placer was unable to create LVDS pair for component ...」というエラー メッセージが表示される (Xilinx Answer 21068)
(SP2) 7.1i サービス パック 2 Virtex-II Pro PAR - Virtex-II Pro の MGT でローカル クロックのサポートを追加 (Xilinx Answer 21273)

PrimeTime

(SP2) 7.1i PrimeTime スクリプト - xp_clock_latency スクリプトによるアノテートされていない円弧の警告メッセージの削減 (Xilinx Answer 21293)

シミュレーション

(SP3) 6.3 EDK - Virtex-4 PowerPC シミュレーション - 「usr_pblk_adv_cap.VMC ... VMC:4355300:(S103) {SRAM1PSR_T1C00512X132D04S1} CCLK is at X state. Cell corrupted.」 という警告メッセージが表示される (Xilinx Answer 21197)
(SP3) LogiCORE SPI-4.2 (POS-PHY L4) v7.2 - Verilog SimPrim : IDELAYCTRL 出力 (RDY) がアサートされない (Xilinx Answer 21361)
(SP3) 7.1i UniSim、シミュレーション、Virtex-4 - DCM_ADV のシミュレーション中にダイナミック リコンフィギュレーションの書き込みが機能しない (Xilinx Answer 21242)
(SP3) Virtex-4 RocketIO - VHDL のシミュレーションで MGT が GT11_MODE="B" に設定されていると、正しく動作しない (Xilinx Answer 21283)
(SP2) Virtex-4 RocketIO - シミュレーションで CLK_COR_SEQ_1_x のクロック コレクションが正しく機能しない (Xilinx Answer 21188)
(SP2) 7.1i サービス パック 1 Virtex-4 NetGen - ODDR で S と R の値が未接続のままになり、タイミング シミュレーションでエラーが発生する (Xilinx Answer 21008)
(SP2) i CompXLib - VHDL と Verilog で SmartModel がコンパイルされない (Xilinx Answer 21003)

スピード仕様

(SP2) 7.1 Spartan-E スピード仕様 - 低周波数モードの Spartan-3E の DCM で示される動作範囲 24 ~ 150 MHz は間違っている (Xilinx Answer 21297)
(SP2) 7.1i Spartan-3E スピード仕様 - PCILOGICSE コンポーネントを通過するパスが見つからない (Xilinx Answer 21298)

タイミング

(SP2) 7.1i Timing Analyzer/TRACE Virtex4 - lat_d_q をディスエーブルにすると D から Q へのパスが透過ラッチ遅延として解析される (Xilinx Answer 21294)
(SP1) 6.3i SP3 タイミング、Spartan-3 - DCM のタイミング チェックでの最小値/最大値の変更 (Xilinx Answer 20985)
(SP1) 6.3i SP3 Timing Analyzer - 繰り上げ/繰り下げのエラーによりタイミング パスのスラック値が大きな負の値になる (Xilinx Answer 20986)

XPower

(SP3) 7.1i XPower - サービス パックをインストールすると電力値が変わる (Xilinx Answer 21556)
(SP3) 7.1i XPower - Virtex-4 (xc4vsx55) の電力概算で VCCAUX が表示されない (Xilinx Answer 21557)
(SP1) 7.1i XPower - サポートされるデバイス (XPLA3、CoolRunner-II、Spartan-II、Spartan-IIE、Spartan-3、Virtex、Virtex-E、Virtex-II、Virtex-II Pro、Virtex-4 (Xilinx Answer 12091)
(SP1) 7.1i XPower - 「Error:Power:101:Spartan-3E devices are not supported in this product」というエラー メッセージが表示される (Xilinx Answer 20925)
(SP1) 7.1i XPower - 「WARNING:Power:304 - No input signal found for U1_DCI/IBUFDS」という警告メッセージが表示される (Xilinx Answer 20928)
(SP1) 7.1i XPower - LVDS 静止電力が概算されない (Xilinx Answer 20930)

XST

(SP3) 7.1i XST - インクリメンタル合成で致命的エラーが発生する (Xilinx Answer 21492)
(SP3) 7.1i XST - 「ERROR:HDLCompilers:175 - Source file <>does not exist」というエラー メッセージが表示される (Xilinx Answer 21089)
(SP2) 7.1i XST - 符号付き乗算器に対して不正なロジックが生成される (Xilinx Answer 21223)
(SP2) 7.1i XST - 「ERROR:Cpld:887 - Cannot fit the design into this device. - XST cannot now fit CPLD designs that used to fit in version 6.x」というエラー メッセージが表示される (Xilinx Answer 21224)
(SP2) 7.1i XST - Verilog のパーツ選択を使用すると不正なロジックが生成される (Xilinx Answer 20922)
(SP2) 7.1i XST - VHDL の属性 LAST_VALUE を使用すると不正なロジックが生成される (Xilinx Answer 21225)
(SP1) 6.1i XST - 「FATAL_ERROR:Xst:Portability/export/Port_Main.h:127:1.13」というエラー メッセージが表示される (Xilinx Answer 17481)
(SP1) 6.3i XST - XtremeDSP スライス (DSP48) で乗算器を使用すると LEGACY_MODE 属性が設定されない (Xilinx Answer 20909)
(SP1) 7.1i XST - エリア最適化モードで tristate2logic オプションが無視される (Xilinx Answer 20914)
AR# 21002
日付 08/01/2007
ステータス アーカイブ
種類 一般
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