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AR# 21127

Virtex-4 DCM - Virtex-4 DCM を NBTI の影響から保護するための DCM パラメータ

説明

キーワード : reset, macro, null, bitstream, リセット, マクロ, 無効, ビットストリーム

Virtex-4 DCM を NBTI の影響から保護するために満たす必要がある DCM パラメータを教えてください。

次のパラメータは、次のデバイスに適用されます。
- すべての Virtex-4 LX/SX ES デバイス
- 一部の Virtex-4 FX ES デバイス
- Virtex-4 LX/SX ステップ 1 デバイス

Virtex-4 FX ES4 および製品デバイス、Virtex-4 LX/SX ステップ 2 以降のデバイスには適用されません。特定の Virtex-4 デバイスの要件は、そのデバイスのエラッタを参照してください。

http://japan.xilinx.com/support/documentation/virtex-4_errata.htm

DCM がすべての状況下で最大周波数を達成するには、次の 3 つの DCM タイミング パラメータを満たす必要があります。

- TCONFIG : VCCINT 適用後、デバイスのコンフィギュレーションに許容される最長時間 (10 分)。
- DCM_INPUT_CLOCK_STOP : CLKIN および CLKFB を停止できる最長時間 (100ms)。
- DCM_RESET : RST のアサートを保持できる最長時間 (10 秒)。

ソリューション

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TCONFIG : VCCINT 適用後、デバイスをコンフィギュレーションするための最大所要時間 (10 分)

TCONFIG 仕様は、あらゆる使用法で安全に繰り返し可能です。特に、コンフィギュレーションにかかった時間が、電源投入とコンフィギュレーションしていない時間の少なくとも 2 倍である場合、無限に繰り返すことができます。たとえば、電源投入後、FPGA のコンフィギュレーションに 3 分かかったとすると、その後少なくとも 6 分間 (平均) はそのコンフィギュレーション ステートのままになります。こうすることで、DCM の最大周波数が保証されます。

VCCINT が適用されてから 10 分以内に FPGA がコンフィギュレーションされない場合、またはコンフィギュレーション時間が電源投入とコンフィギュレーションされていない時間の 2 倍よりも短い場合は、下に説明するように空ビットストリームを使用します。

次に注意してください。
- この TCONFIG 要件は、VCCINT にのみ適用されます。VCCAUX および VCCO は、コンフィギュレーションのかなり前に適用できます。
- これらの TCONFIG は、デバイスのコンフィギュレーション後に DCM が通常に動作することを想定しています。DCM 入力クロックが停止したり、DCM がリセット状態でホールドされた場合は、別の回避策が必要です。次の DCM_INPUT_CLOCK_STOP および DCM_RESET のセクションを参照してください。

空ビットストリームのソリューション

ボードの電源投入時に、ザイリンクスが提供する空ビットストリームを使用して Virtex-4 デバイスをコンフィギュレーションする必要があります。この空ビットストリームは、デバイスの DCM のみをアクティブにし、DCM を継続補正モードに保持します。このモードでは、すべての DCM 出力を High に設定した状態で、DCM に遅いクロックを供給します。システムの準備ができたら、デバイスはユーザー ビットストリームでリコンフィギュレーションできます。

FX デバイスを使用している場合は、(Xilinx Answer 22471) で説明されている空のビットストリームを使用してください。

スタートアップ クロックを JTAG に設定した空ビットストリームは、次のサイトからダウンロードできます。
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210766&filename=NullBitstream_JTAG.zip&file=407

スタートアップ クロックを CCLK に設定した空ビットストリームは、次のサイトからダウンロードできます。
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210766&filename=NullBitstream_CCLK.zip&file=406

これらのビットストリームは、ザイリンクスにより検証および特性化されています。

このソリューションをインプリメントするには、ボードに、次のいずれかがある必要があります。
- 恒久的な (削除できない) リコンフィギュレーションのパス
- ザイリンクスから提供されている空ビットストリームでプログラムされた、小型追加 PROM がボードにある。

新しいデザインには、PROM を使用し、PROM と FPGA を JTAG で接続することをお勧めします。

ほかのコンフィギュレーション設定を使用して既存のデザインを変更するのにヘルプが必要な場合は、次のサイトからザイリンクス テクニカル サポートにご連絡ください。
http://japan.xilinx.com/support/clearexpress/websupport.htm

DCM_INPUT_CLOCK_STOP : CLKIN および CLKFB を停止できる最長時間 (100ms)

DCM_RESET : RST のアサートを保持できる最長時間 (10 秒)

DCM の CLKIN または CLKFB を 100ms 以上停止するか、DCM RST を 10 秒以上アサートする、新しい DCM マクロを使用してください。

DCM_STANDBY マクロ ソリューション

DCM_STANDBY マクロによって、DCM への入力クロック、フィードバック クロック、リセットが監視されます。入力クロックまたはフィードバック クロックが 100 ミリ秒以上トグルしない場合、またはリセットがアサートされている場合、このマクロにより DCM が継続補正モードに保持されます (すべての DCM 出力を High に設定した状態で、DCM に遅いクロックを供給)。入力クロックが再開するか、またはリセットがディアサートされると、このマクロにより DCM がリセットされ、モニタが続行されます。

メモ : DCM_STANDBY マクロの重要情報については、ダウンロードに含まれる readme.doc ファイルを参照してください。

マクロの使用方法

- Verilog の DCM マクロ v2.20 が使用可能です。

- 新規デザインを開始する場合は、このバージョンのマクロを使用してください。
- 既存デザインを使用する場合、可能であればバージョン 2.20 にアップグレードしてください。以前のバージョン (0.8、0.9、1.0、2.00 および 2.10) でも動作するため、これは必須ではありません。ザイリンクスでは、これらのファイルへのリンクをアップデートしています。これらのファイルにアクセスするには、テクニカル サポートにご連絡ください。

v2.20 の改良点

- v2.20s では Synplify 合成ツールがサポートされます。
- クロック領域を超えるタイミング解析のタイミング エラーをなくすように、TIG 制約が追加されました。

v2.10 の改良点

- デザインが小型になると、使用されるリソースも少なくなります (約 50 スライス)。
- シミュレーションで DCM リセット中に LOCKED のグリッチが表示されなくなりました。
メモ : これは v0.8、v0.9、v1.0 でのみ発生するシミュレーションの問題でした。
- 内部クロックが制約されています。
- マクロが非アクティブの場合に、DO 出力に DCM のステータスが反映されるようになりました。

v2.20 または v2.10 のマクロを使用するには、次の手順に従ってください。
1. 1. ISE 7.1i サービス パック 1 (SP1) 以降を使用してください。製品デバイスの場合は、ISE 7.1i サービス パック 4 (SP4) 以降を使用します。
2. XST サポート
- Verilog マクロ v2.10 をダウンロードします。
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210766&filename=DCM_STANDBY_Verilog21.zip&file=512

- - VHDL マクロ v2.10 をダウンロードします。
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210766&filename=DCM_STANDBY_VHDL21.zip&file=513

Synplify サポート

ファイルを入手するには、ザイリンクス テクニカル サポートにご連絡ください。

- Verilog マクロ v2.20x をダウンロードします。
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210766&filename=DCM_STANDBY_Verilog22_Syn.zip&file=704

- - VHDL マクロ v2.20x をダウンロードします。
http://japan.xilinx.com/xlnx/xweb/xil_publications_file.jsp?iLanguageID=2&ipoid=24332297&category=-1210766&filename=DCM_STANDBY_VHDL22_Syn.zip&file=705

3. デザイン内の既存の DCM インスタンシエーションを、新しい DCM_STANDBY マクロと置き換えます。既存デザインにコードを挿入するか、またはマクロをデザイン ディレクトリに保持します。Virtex-4 デザインが複数ある場合、DCM_STANDBY コードを、各デザインのディレクトリではなく、ライブラリ ディレクトリに保存できます。 4. すべての DCM 属性と制約を、新しい DCM マクロ インスタンスにも適用してください。 5. ISE 8.1i サービス パック 1 と 2 で Verilog シミュレーションを実行する場合は、(Xilinx Answer 22820) を参照してください。複数の DCM インスタンシエーション (DCM_STANDBY マクロ) がある場合、それぞれに固有のコンポート名を付ける必要があります (VHDL = generic "COMPNAME"、Verilog = parameter "COMPNAME")。
4. すべての DCM 属性と制約を、新しい DCM マクロ インスタンスにも適用してください。
5. ISE 8.1i サービス パック 1 と 2 で Verilog シミュレーションを実行する場合は、(Xilinx Answer 22820) を参照してください。

2

v0.9

このバージョンのマクロは新規デザインには使用しないでください。新規デザインには v2.00 以降をご使用ください。

以前のバージョンの DCM NBTI マクロに関する情報が必要な場合は、ザイリンクス テクニカル サポートまでご連絡ください。

Virtex-4 LX/SX の製品ステップ 2 デバイス以降、Virtex-4 FX ES4 および製品デバイスでは、DCM_STANDBY マクロは必要ありません。これらのデバイスでは、ISE ソフトウェアにより DCM を含むデザインに小型のマクロが挿入されます。Virtex-4 LX/SX 製品ステップ 2 以降、Virtex-4 FX ES4 および製品デバイスを使用している場合、この小型のマクロに関する詳細は (Xilinx Answer 21435) を参照してください。


AR# 21127
日付 07/28/2009
ステータス アクティブ
種類 一般
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