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AR# 21175

7.1i CORE Generator - 「ERROR:HDLCompilers:87- "<source_file>.v" line ## Could not find module/primitive '<IPcore_name>'」というエラー メッセージが表示される

説明

キーワード : core, Verilog, VHDL, VHD, vhdl, vhd, translate, synthesis, analyse, analyze, compile, XST, xst, primary, secondary, unit, HDLParsers, 3498, コア, 変換, 合成, 解析, コンパイル, プライマリ, セカンダリ

重要度 : 標準

概要 :
合成を実行すると、次のようなエラー メッセージが表示されます。

"ERROR:HDLCompilers:87 - designfile.v line 88 Could not find module/primitive 'my_core'"

It appears only when "Simulation Language = VHDL".

また、次のような警告メッセージが表示されます。

"WARNING:HDLParsers:3498 - No primary, secondary unit in the file "c:\fpga_design\my_core.vhd. Ignore this file from project file "fpga_design.prj"."

ソリューション

これらのメッセージは、IP コア (XCO ファイル) が Verilog ファイルでインスタンシエートされ、シミュレーション言語が VHDL に設定されていると表示されます。

VHDL ファイルで XCO がインスタンシエートされると、XST がコンポーネント宣言から必要なピン情報を取得しようとします。 しかし、Verilog ファイルで XCO がインスタンシエートされると、XST が必要なピン情報を取得するため、インスタンシエートされたコアの空のモジュール ファイル (V または VHD) を検索します。 このため、VHDL がシミュレーション言語に設定されていると、<core_name>.vhd ファイルが XST に送られます。 XCO ファイルには使用できるピン情報がありません。 これは、synopsys translate_off/on 文が記述されていて、合成でこの VHD ファイルが空であると見なされるためです。

この問題を回避するには、次のいずれかに従ってください。

1. シミュレーション言語にできる限り Verilog を設定します。

2. 合成で ieee lib 宣言、エンティティ宣言、アーキテクチャ文、Begin、および End が識別されるよう、<core_name>.vhd ファイル内の synopsys translate_off/on 文の位置を変更します。

VHD ファイルの例

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

-- synopsys translate_off
Library XilinxCoreLib;
-- synopsys translate_on

ENTITY my_core IS
port (
clk: IN std_logic;
sinit: IN std_logic;
din: IN std_logic_VECTOR(8 downto 0);
wr_en: IN std_logic;
rd_en: IN std_logic;
dout: OUT std_logic_VECTOR(8 downto 0));
END fec_fifo_9;

ARCHITECTURE fec_fifo_9_a OF fec_fifo_9 IS
-- synopsys translate_off

component wrapped_fec_fifo_9
port (
clk: IN std_logic;
sinit: IN std_logic;
din: IN std_logic_VECTOR(8 downto 0);
wr_en: IN std_logic;
rd_en: IN std_logic;
dout: OUT std_logic_VECTOR(8 downto 0));
end component;

-- Configuration specification
for all : wrapped_my_core use entity XilinxCoreLib.sync_fifo_v5_0(behavioral)
generic map(
c_read_data_width => 9,
c_has_wr_ack => 1,
c_dcount_width => 10,
c_has_wr_err => 0,
c_wr_err_low => 1,
c_wr_ack_low => 1,
c_enable_rlocs => 0,
c_has_dcount => 1,
c_rd_err_low => 1,
c_rd_ack_low => 1,
c_read_depth => 1024,
c_has_rd_ack => 1,
c_write_depth => 1024,
c_ports_differ => 0,
c_memory_type => 1,
c_write_data_width => 9,
c_has_rd_err => 0);

-- synopsys translate_on
BEGIN
-- synopsys translate_off

U0 : wrapped_my_core
port map (
clk => clk,
sinit => sinit,
din => din,
wr_en => wr_en,
rd_en => rd_en,
dout => dout);

-- synopsys translate_on
END fec_fifo_9_a;


AR# 21175
日付 12/13/2006
ステータス アーカイブ
種類 一般
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