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AR# 21294

7.1i Timing Analyzer/trce Virtex4 - lat_d_q がディスエーブルになると、D->Q パスが透過ラッチとして解析される

説明

キーワード : lat_d_q, latch, disabled, ラッチ, ディスエーブル

重要度 : 標準

概要 :
ラッチを含むデザインのタイミング解析をすると、D->Q パスが透過ラッチとして解析されますが、lat_d_q パス トレース制御がディスエーブルになります。 このパスは、同期エレメントとしてではなく、組み合わせ遅延として解析されるべきです。 この問題はいつ修正される予定ですか。

ソリューション

この問題は、最新の 7.1i サービス パックで修正されています。サービス パックは、次のサイトからダウンロードできます。
http://www.xilinx.co.jp/xlnx/xil_sw_updates_home.jsp
これらの修正は、7.1i サービス パック 2 以降に含まれています。
AR# 21294
日付 01/18/2010
ステータス アーカイブ
種類 一般
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