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AR# 21302

7.1i IP アップデート #1 - System Logic IP のリリース ノートおよび既知の問題

説明

キーワード : CORE, CORE Generator, COREGen, Generator, distributed, memory, dist, mem, gen, out, memory, space, virtual, swap, FIFO, fifo, コア, 分散, メモリ, スペース, スワップ

重要度 : 標準

概要 :
7.1i IP アップデート 1 および 7.1i IP アップデート 2 でリリースされた System Logic IP に関するリリース ノートです。 ここには、次の内容が記載されています。

- 新機能
- 修正
- 既知の問題

メモ : 7.1i IP アップデート 2 では、これらのコアがアップデートまたは修正されませんでした。このため、次の内容は 7.1i IP アップデート 2 に適用されます。

7.1i IP アップデート 1 のインストール手順およびデザイン ツール要件に関しては、(Xilinx Answer 21019) を参照してください。
7.1i IP アップデート 2 のインストール手順およびデザイン ツール要件に関しては、(Xilinx Answer 21737) を参照してください。

ソリューション

ISIM Simulator のサポート
7.1i IP アップデート 1 および 2 でリリースされた IP コアに対して ISIM コンパイル済みライブラリは使用できません。


Distributed Memory Generator v1.1

Virtex、Virtex-E、Virtex-II、Virtex-II Pro、Virtex-4、Spartan-II、Spartan-II/E、Spartan-3、および Spartan-3E のすべてのデザインで使用できます。 このコアは、Distributed Memory (v7.0 および v7.1) のどのバージョンよりも優先されます。

Distributed Memory Generator と Distributed Memory LogiCORE の違いについては、(Xilinx Answer 21416) を参照してください。

v1.1 での新機能
- UniSim をベースとした VHDL または Verilog の論理シミュレーション モデルがサポートされています。

v1.1 での既知の問題
- シングルおよびデュアル ポート分散 メモリでの初期化がサポートされていません。
- 大型の分散メモリ ジェネレータ IP を生成するとき、CORE Generator でメモリ不足が発生して、エラーが発生します。 詳細は、(Xilinx Answer 21393) を参照してください。

AR# 21302
日付 07/28/2010
ステータス アーカイブ
種類 一般
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