AR# 21316

LogiCORE SPI-4.2 (POS-PHY L4) - サンプル デザインを使用してタイミング シミュレーションを実行すると DIP2 エラーが発生する

説明

サンプル デザインを使用してタイミング シミュレーションを実行すると DIP2 が一致していないことを示すエラーがシミュレータで発生します。このエラーはタイミング シミュレーション中のみに発生し、次のようなエラー メッセージが表示されます。

"# RStat Error: DIP2 error received. Expecting 11, received 10.

SnkDip2ErrReqFlag = 0. 4273233 ps

# ** Error: /var/tmp/xil_EAAOtaGr2(9475): $setup( posedge I &&& (in_clk_enable == 1):4594707 ps, posedge CLK:4594894 ps, 196 ps );"

ソリューション

このエラーはコアの問題ではありません。RSClk と RStat との間の関係が遅延のために一致していないために発生している問題です。デモ用テストベンチ (pl4_status_monitor.v/vhd) のステータス モニタ ブロック配線でこのビヘイビアが補正されないので、デモ用テストベンチでエラーが発生しています。この DIP2 不一致エラーがデモ用テストベンチ ステータス モニタが原因で発生している場合、このエラー メッセージを無視しても問題がありません。

この問題は SPI4.2 v8.3 で配布されているテストベンチで修正されています。

AR# 21316
日付 12/15/2012
ステータス アクティブ
種類 一般