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AR# 21321

LogiCORE SPI-4.2 (POS-PHY L4) - タイミング シミュレーションで「# ** Error: */X_ISERDES SETUP Low VIOLATION ON D WITH RESPECT TO CLK;」というエラーが発生する

説明

キーワード : CORE Generator, IP, update, 7.1i, #1, ip4_g, hip_1, ip1_h, 8.2i, ip1_im, ip3_K, IP_10.1.3, PL4, packet, SONET, physical, link, layer, source, synchronous, phase, alignment, sink, dynamic, static, dpa , v8.1, v8.6, v8, アップデート, パケット, 物理層, リンク層, ソース, 同期, 位相, アライメント, シンク, ダイナミック, スタティック, タイミング, シミュレーション, データ, エラー

ダイナミック アライメント モード に設定された Sink コアを含む SPI-4.2 デザインにでタイミング シミュレーションを実行すると、次のようなエラー メッセージが表示されます。

# ** Error: */X_ISERDES SETUP Low VIOLATION ON D WITH RESPECT TO CLK;
# Expected := 1.161 ns; Observed := 1.094 ns; At : 400.849 ns
# Time: 420120 ps Iteration: 2 Instance : /pl4_demo_testbench/pl4_wrapper0/...

上記のメッセージは、ModelSim Simulator から出力されます。 実際のエラー メッセージは、使用するシミュレータによって異なる場合があります。これらのメッセージは、シミュレーション中に何度も表示されることがあります。

ソリューション

このエラー メッセージは、Sink コアのデータ アライメント中 (PhaseAlignComplete=0) 、コアのデータがフレームに到着する前に表示されます。アライメント中、Sink コアはデータ アイを検索します。このプロセスで、クロックに対応してデータ バスが遅れてしまい、セットアップ タイム違反が発生します。したがって、アライメント中 (PhaseAlignComplete=0) は、このエラーを無視しても問題ありません。アライメントが終了すれば (PhaseAlignComplete =1)、連続しないダイナミック アライメント コアでこのエラーは発生しないはずです。

その他のタイミング シミュレーション エラーについては、次を参照してください。
(Xilinx Answer 21316) - DIP2 のデータ不一致
(Xilinx Answer 21319) - TDat のデータ不一致
(Xilinx Answer 21322) - SETUP、HOLD、RECOVERY 違反

改訂履歴
2006 年 7 月 6 日 - 初期リリース
2009 年 2 月 11 日 - v8.6 コアおよび連続しないアライメント コアの情報を追加
AR# 21321
日付 12/15/2012
ステータス アクティブ
種類 一般
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